深入解析TI OMAP PRCM时钟管理：从系统时钟到DPLL的嵌入式低功耗设计

1. 项目概述与核心价值在嵌入式系统尤其是移动和物联网设备的设计中功耗和性能的平衡是一门核心艺术。我们常常需要在设备全速运行时提供澎湃动力而在待机或执行简单任务时又希望它能像冬眠的动物一样将能量消耗降到最低。实现这一目标的关键“魔法”之一就是对系统时钟的精细化管理。时钟作为数字电路的“心跳”其频率和开关状态直接决定了芯片的功耗水平。一颗没有时钟驱动的模块其静态功耗可以忽略不计而一个高速运行的模块则是耗电大户。因此一个强大的时钟管理单元Clock Management Unit, CMU或像TI OMAP系列中集成的PRCMPower, Reset, and Clock Management模块就成了SoC片上系统的“能源管家”。它不仅仅是一个简单的时钟分频器更是一个复杂的状态机负责协调来自内部处理器、外部设备的各种时钟请求管理多个高精度时钟源如晶体振荡器、锁相环并根据系统的工作模式激活、空闲、休眠、关机动态地开启、关闭、升频、降频各个时钟域。本文将以TI OMAP平台的PRCM模块为蓝本深入剖析其时钟管理器的核心工作机制。我们将超越手册中寄存器列表的简单罗列重点解析其设计哲学、关键状态机逻辑以及在实际编程中如何安全、高效地配置系统时钟和DPLL数字锁相环。无论你是正在调试一块OMAP板卡还是希望理解现代SoC时钟管理的通用原理这篇文章都将为你提供从理论到实践的完整视角。2. 系统时钟源心脏的起搏器系统时钟是SoC最根本的时钟源所有其他时钟包括DPLL的输出都直接或间接源于它。PRCM模块对系统时钟源的管理体现了其在“自主”与“依赖”之间的灵活切换能力。2.1 主控模式与旁路模式谁说了算系统时钟振荡器有两种根本的工作模式这通常由硬件引脚如sys_boot6的上拉或下拉状态在启动时决定软件无法在运行时更改此模式但需要清楚其影响。主控模式在此模式下SoC是时钟的“生产者”。芯片内部的振荡器电路被启用并连接到一个外部的石英晶体。振荡器产生一个稳定的高频时钟信号例如12MHz, 13MHz, 19.2MHz等具体取决于晶体。这个时钟信号一方面供SoC内部使用另一方面可以通过sys_clkout1引脚输出给外部外围设备使用。此时sys_clkreq引脚是一个输入引脚用于接收外部设备对此时钟的请求。当外部设备需要时钟时它拉高或拉低取决于极性sys_clkreq信号PRCM模块收到请求后会确保振荡器处于活动状态并输出时钟。旁路模式在此模式下SoC是时钟的“消费者”。芯片内部的振荡器被禁用或置于旁路状态系统时钟由一个外部时钟源直接通过sys_xtalin引脚提供。此时sys_clkreq引脚的角色反转成为一个输出引脚。当SoC内部需要系统时钟时PRCM会通过这个引脚向外部时钟源发出请求信号。实操心得在电路设计阶段就必须根据系统架构确定使用哪种模式。如果板卡上有自己的晶体振荡器电路通常配置为主控模式。如果SoC作为更大系统的一个子板其时钟由背板或主控板提供则配置为旁路模式。错误配置会导致系统无时钟或时钟冲突。2.2 sys_clkreq信号内外协调的握手协议sys_clkreq是一个双向信号其方向和电平意义是理解时钟请求逻辑的核心。PRCM通过PRM_POLCTRL.CLKREQ_POL寄存器位来控制其有效电平高有效或低有效。手册中的表4-33完美诠释了其状态机我们可以将其逻辑归纳如下它的状态由三个因素决定内部时钟请求SoC内部是否有模块需要系统时钟外部时钟请求sys_clkreq引脚上的电平是否表明外部设备需要时钟在主控模式下此引脚为输入在旁路模式下此引脚为输出但输出值也受内部请求影响。工作模式主控模式还是旁路模式以CLKREQ_POL 1高电平有效为例其真值表逻辑可以这样理解模式内部请求外部请求 (引脚电平)sys_clkreq引脚方向场景解释主控00输入 (高阻)内外都不需要时钟。引脚为高阻输入外部应将其拉为无效电平。振荡器可被关闭以省电。主控01输入 (高阻)仅外部设备需要时钟。SoC作为时钟提供者必须保持振荡器活动以输出时钟给外部。主控10输出 (驱动高)仅SoC内部需要时钟。SoC驱动sys_clkreq引脚为高告知外部“我正在使用时钟”同时内部振荡器工作。主控11输出 (驱动高)内外都需要时钟。SoC驱动引脚为高振荡器工作。注意如果外部也试图驱动此引脚可能发生冲突设计时应避免。旁路0x输入 (高阻)SoC内部不需要时钟。无论外部电平如何SoC都不请求时钟引脚为高阻。外部时钟源可据此关闭输出。旁路1x输出 (驱动高)SoC内部需要时钟。SoC驱动sys_clkreq为高向外部时钟源发出请求。外部源收到后应提供时钟。注意事项在旁路模式下sys_clkreq作为输出其驱动能力是有限的。如果它需要驱动多个设备或长走线可能需要额外的缓冲器。此外电平转换问题也需要在混合电压系统中仔细考虑。2.3 时钟自动关断与唤醒策略为了极致省电PRCM允许配置系统时钟振荡器在SoC进入低功耗状态时自动关闭。这是通过PRM_CLKSRC_CTRL.AUTOEXTCLKMODE位域控制的它提供了四种细粒度的策略0x0 - 始终活动模式无论SoC处于何种状态活跃、空闲、保持、关闭只要硬件上电振荡器就一直工作。这是最耗电但也是最简单的模式响应速度最快。0x1 - 设备进入非活跃、保持或关闭状态时关闭只要SoC不是完全活跃状态即CPU停转仅部分逻辑保持且没有外部时钟请求sys_clkreq无效就关闭振荡器。0x2 - 设备进入保持或关闭状态时关闭比模式1更宽松一些在设备空闲Idle时振荡器仍可保持活动仅在更深度的保持Retention或关闭Off状态且无外部请求时才关闭。0x3 - 设备进入关闭状态时关闭最保守的省电策略仅在设备完全关闭Off且无外部请求时才关闭振荡器。唤醒源一旦振荡器被关闭需要特定的唤醒事件才能重新启动它主要包括设备唤醒事件如外部中断、RTC闹钟等。外部时钟请求sys_clkreq信号变为有效。避坑指南配置自动关断时必须确保你的唤醒源是有效的并且唤醒后软件有足够的时钟稳定时间通过PRM_CLKSETUP.SETUP_TIME配置来等待振荡器起振稳定然后再进行关键操作如访问PLL、执行代码。否则系统可能无法正常唤醒或运行不稳定。3. 外部时钟输出分享与监控除了管理输入时钟PRCM还提供了两个外部时钟输出引脚用于驱动外围芯片或用于调试监控。3.1 sys_clkout1系统时钟的镜像sys_clkout1是系统时钟振荡器输出OSC_SYS_CLK的直接或门控输出。它的活动条件非常明确振荡器钟必须是活动的且已稳定。必须存在一个有效的外部系统时钟请求即sys_clkreq信号有效。软件通过PRM_CLKOUT_CTRL.CLKOUT_EN位使能了该输出。它的极性可以通过PRM_POLCTRL.CLKOUT_POL配置。当输出被门控关闭时此位决定引脚是保持高电平、低电平还是高阻态取决于具体实现。在待机模式下的行为差异主控模式设备待机时SYS_CLK和sys_clkout1被禁用。一个有效的外部sys_clkreq请求可以直接重新激活振荡器和sys_clkout1而不会触发整个设备唤醒。这允许外部设备在不唤醒主CPU的情况下获取时钟。旁路模式设备待机时sys_clkout1只能在设备被其他唤醒事件唤醒且SYS_CLK恢复活动后才能被重新激活。3.2 sys_clkout2可编程的通用时钟输出sys_clkout2是一个更灵活的时钟输出其时钟源可以从几个内部时钟中选择CORE_CLK核心域时钟CM_SYS_CLK分频后的系统时钟96 MHz 时钟54 MHz 时钟选定源时钟后还可以通过CM_CLKOUT_CTRL.CLKOUT2DIV进行1、2、4、8、16分频。这使得它可以输出一个频率相对稳定且可调的时钟非常适合作为音频编解码器、ADC或其他外设的时钟源。关键限制与sys_clkout1不同当设备处于关闭模式时sys_clkout2是不活动的。软件必须手动使能其源时钟。仅仅使能sys_clkout2CLKOUT2_EN并不会自动去请求其源时钟。如果源时钟本身被门控sys_clkout2将没有输出。实操要点使用sys_clkout2的典型顺序是1) 配置并确保其选择的源时钟在目标功耗模式下是有效的例如96MHz时钟在某些睡眠模式下可能被关闭。2) 配置分频比。3) 最后使能CLKOUT2_EN。关闭时顺序相反先关闭输出使能。4. DPLL核心高性能时钟的引擎DPLL是生成SoC内部各种高速时钟如CPU、总线、外设时钟的核心。OMAP通常包含多个DPLL例如DPLL1用于MPU CPU、DPLL2用于IVA视频加速器、DPLL3用于CORE核心域、DPLL4/5用于外设。理解DPLL的配置和模式切换是进行动态电压频率调节和低功耗优化的关键。4.1 DPLL的频率合成M、N与分频器DPLL的基本工作原理是通过一个可编程的反馈环路将低频的参考时钟通常是系统时钟SYS_CLK倍频到一个稳定的高频。输出频率由以下公式决定F_{dco} (M / N) * F_{ref}其中F_{ref}是输入参考时钟频率。M是倍频器Multiplier值在寄存器CM_CLKSELx_PLL.MULT中配置。N是分频器Divider值在寄存器CM_CLKSELx_PLL.DIV中配置。F_{dco}是DPLL内部压控振荡器的频率通常很高。最终输出的时钟频率F_{out}还需要经过后级分频器M2, M3, M4...进行分频F_{out} F_{dco} / Mx例如DPLL4可以产生96MHz、54MHz、48MHz等多种时钟就是通过不同的后级分频器从同一个F_{dco}分频得到的。配置步骤与计算示例 假设我们需要从DPLL3CORE DPLL产生一个400MHz的CORE_CLK。已知参考时钟F_{ref} 12 MHz后级分频器M2配置为2即CORE_DPLL_CLKOUT_DIV 2。首先确定F_{dco}。因为F_{out} F_{dco} / M2所以F_{dco} F_{out} * M2 400 MHz * 2 800 MHz。然后计算M和N。根据公式F_{dco} (M / N) * F_{ref}。通常N会被设置为一个固定值如1以简化计算或者根据PLL的稳定性和频率范围选择一个合适的值。假设我们设N1则M F_{dco} / F_{ref} 800 MHz / 12 MHz ≈ 66.666。M必须为整数所以我们需要选择一个最接近的整数值例如M 67。重新计算实际频率F_{dco} 67 * 12 MHz 804 MHzF_{out} 804 MHz / 2 402 MHz。这个误差0.5%对于许多数字电路是可接受的。如果需要更精确的频率可能需要调整N值或选择不同的参考时钟。注意事项每个DPLL的M、N值都有其允许的范围最小值、最大值编程时必须查阅数据手册确保配置值在有效范围内否则PLL可能无法锁定或输出不稳定时钟。此外改变M/N值后DPLL需要经历一个重新锁定的过程。4.2 DPLL的功耗模式性能与功耗的权衡DPLL并非只有“开”和“关”两种状态。为了在不同负载场景下节省功耗它支持多种功耗模式在锁定时间重新输出稳定时钟所需的时间和功耗之间进行折衷。模式时钟输入时钟输出DPLL电源状态功耗重锁延迟说明锁定开锁定频率ON最高N/A正常工作模式输出稳定倍频时钟。低功耗旁路开旁路频率ON低于锁定与低功耗停止相同PLL环路关闭输出直接为参考时钟或分频后的参考时钟。功耗低但恢复需要完全重锁。快速重锁旁路开旁路频率ON低于锁定低于低功耗旁路类似低功耗旁路但部分电路保持活动以缩短恢复锁定时间。低功耗停止开旁路频率ON低于锁定与低功耗旁路相同一种特定的低功耗状态通常是复位后的默认状态对某些DPLL。MN旁路开旁路频率ON低于锁定最长M和N分频器被旁路输出参考时钟。关闭关关OFF最低最长冷启动DPLL完全断电。模式切换逻辑 模式切换可以是手动软件直接写寄存器请求或自动由PRCM硬件根据条件触发。自动模式需要使能CM_AUTOIDLE_PLL相关位。例如可以配置DPLL在对应的处理器内核如MPU进入空闲状态时自动从“锁定”模式切换到“低功耗停止”模式当内核被唤醒时又自动切换回“锁定”模式。这实现了完全硬件的动态功耗管理。手动模式软件通过CM_CLKEN_PLL寄存器直接控制DPLL进入特定模式。这为软件提供了更直接的控制权但需要软件清楚当前系统状态。关键限制踩坑点如表4-38下的注释明确指出DPLL1和DPLL3不能通过软件手动强制切换到“低功耗停止”模式。它们必须处于“锁定”状态且使能了自动切换功能并在满足硬件条件如MPU空闲时由硬件自动切入该模式。试图手动写入该模式是无效的。这是一个非常重要的设计约束在编写低功耗状态管理代码时必须牢记。4.3 DPLL低功耗模式与时钟路径下电低功耗模式当DPLL的输出频率目标低于某个阈值如600 MHz时可以使其进入一种特殊的低功耗模式。在此模式下DPLL内部某些电路可以降低工作频率或电压从而减少功耗但代价是可能引入轻微的周期抖动和相位噪声。这对于对时钟绝对精度不敏感但对功耗极其敏感的应用场景如后台内存自刷新、低速外设是有用的。通过EN_xxx_DPLL_LPMODE位控制。时钟路径下电对于像DPLL3和DPLL4这样有多个输出分频器M2, M3, M4...的PLL可以独立地关闭某一条输出时钟路径的电源。例如DPLL4可以单关闭其96MHz、TVDSS、DSS1、CAM、EMU_PERIPH等输出时钟的路径。这是通过PWRDN_xxx寄存器位实现的。当系统中某个子系统如摄像头完全不用时可以将其时钟路径彻底下电实现更极致的功耗节省。操作顺序警告手册4.7.6.4节特别强调软件必须确保正确的控制顺序。为了避免在时钟输出上产生毛刺glitch应在时钟不被需要、且输出已被门控时才激活置1路径下电控制位。反之在取消下电置0和重新使能时钟门控之间应确保有一定的延迟。4.4 DPLL重校准应对环境变化的韧性DPLL在锁定过程中会进行一次初始校准以补偿芯片制造工艺偏差。然而在运行过程中芯片的电压和温度VT会发生变化可能导致输出频率漂移甚至失锁。PRCM的漂移防护功能就是为了解决这个问题。工作原理DPLL内部包含传感器持续监测其VT条件。当VT变化超过预设的容限窗口时DPLL会置位一个重校准标志。根据配置可以有两种处理方式自动重校准模式PRCM模块检测到标志后自动将DPLL切换到旁路模式执行一次重校准和重锁定序列然后再切换回锁定模式。这个过程对软件透明但会导致时钟短暂切换为参考时钟频率可能影响正在使用该时钟的模块如SDRAM控制器。软件控制模式默认PRCM模块在重校准标志置位时可以向MPU主处理器产生一个唤醒事件和中断。软件在中断服务例程中选择在合适的时机例如确保没有关键操作在进行时手动触发DPLL重锁定。为什么SDRCSDRAM控制器是敏感的SDRC内部通常有一个DLL延迟锁定环路来对齐数据采样窗口。当它的输入时钟来自DPLL3频率突然改变例如从锁定高频切换到旁路的低频DLL需要时间重新锁定。在此期间对SDRAM的访问可能出错。因此在DPLL3可能发生重校准尤其是自动模式时软件必须暂停对SDRAM的访问。配置寄存器CM_CLKEN_PLL.DRIFTGUARD位用于使能/禁用自动重校准功能。PRM_IRQENABLE_MPU.RECAL_EN位用于使能重校准中断。经验之谈手册在4.7.6.5节末尾的注释中指出“在规定的电压和温度工作范围内DPLL重校准在实际使用中并非必需。”这意味着如果你的产品工作环境稳定可以禁用自动重校准功能以避免不可预测的时钟切换带来的风险完全依赖软件在必要时如检测到温度大幅变化后进行手动重校准。4.5 DPLL编程标准序列手册4.7.6.6节给出了配置DPLL的标准软件序列这是一个非常重要的实践指南设置M和N值根据目标频率计算并写入CM_CLKSELx_PLL.MULT和.DIV寄存器。设置输出分频器配置M2, M3等分频器寄存器CM_CLKSELx_PLL.CLKOUT_DIV等。配置重校准功能根据系统需求设置DRIFTGUARD位使能/禁用自动重校准和相应的中断使能位。配置自动空闲功能设置CM_AUTOIDLE_PLL寄存器决定DPLL是否根据硬件条件自动切换低功耗模式。屏蔽/使能中断配置PRM_IRQENABLE相关位决定是否接收DPLL重校准等中断。使能DPLL锁定模式最后通过写CM_CLKEN_PLL.EN_DPLL寄存器位将DPLL从旁路/停止模式切换到锁定模式。DPLL将开始锁定过程。为什么是这个顺序这个顺序确保了DPLL在开始尝试锁定前所有参数频率、分频比、工作模式都已配置妥当。特别是先配置自动空闲和中断再使能锁定可以保证DPLL一旦进入工作状态其功耗管理和错误处理机制就已经就位。5. 内部时钟控制网络时钟的分配与门控PRCM模块管理着一个复杂的内部时钟树将源时钟如SYS_CLK, DPLL输出分发到各个功能模块和接口。理解这个网络的控制逻辑对于确保模块正常工作、避免时钟竞争和进一步省电至关重要。5.1 时钟门控的类型如图4-56至4-69所示每个时钟路径的控制逻辑由三列描述源选择/分频、软件控制、硬件控制。硬件控制列中的缩写CL、GS、GC、HC揭示了门控的底层逻辑GC门控控制。这是最简单的情况时钟仅被一个模块使用。软件通过设置CM_FCLKEN功能时钟使能或CM_ICLKEN接口时钟使能寄存器位可以直接门控该时钟。当该位为0时如果满足其他硬件条件如模块所在电源域已开启时钟就会被关闭。CL组合逻辑。该时钟被多个模块跨多个电源域共享。时钟的门控条件是所有这些模块请求的“或”逻辑。只要任何一个模块请求该时钟时钟就不会被关闭。软件对单个模块的时钟使能控制只是“请求”的一部分最终决定权在硬件组合逻辑。这防止了在另一个模块仍在使用时钟时软件误关闭时钟导致系统故障。GS门控选择。该时钟是某个模块多个可选时钟源之一。时钟是否被门控不仅取决于软件在CM_FCLKEN/ICLKEN中的使能位还取决于在CM_CLKSEL寄存器中选择的时钟源是否是该路径。如果软件选择了其他时钟源那么这条路径的时钟就会被门控即使其使能位是1。HC硬件控制。一些特殊的控制规则不属于上述三类。例如系统时钟SYS_CLK的开启需要等待振荡器稳定时间计数器溢出这就是一个硬件控制条件。5.2 关键时钟路径解析以CORE_CLK核心域时钟通常来自DPLL3为例它是L3和L4互连总线、以及许多核心外设的时钟源。它的门控条件取决于L3_ICLK和L4_ICLK的门控状态。这意味着只有当所有使用L3_ICLK和L4_ICLK的模块都关闭了各自的接口时钟请求后CORE_CLK才有可能被硬件自动门控。这体现了“时钟需求向上游传递”的层次化门控思想。再看96M_FCLK它是由DPLL4的M2输出分频而来。它的活动条件取决于CORE_96M_FCLK和DSS_96M_FCLK等下游时钟是否活动。如果没有任何一个模块使用96MHz的功能时钟那么96M_FCLK这条路径就会被门控从而节省DPLL4部分电路的功耗。软件控制与硬件确认的延迟手册在4.7.7节开头的注释中特别提醒“因为PRCM模块在能够门控时钟之前必须从不同模块接收硬件确认所以在软件请求时钟门控条件后时钟不会立即被门控。”这是一个非常重要的异步过程。软件写CM_FCLKEN0只是发出了一个请求PRCM会向对应模块发送一个“准备关闭时钟”的查询模块在完成当前操作如DMA传输结束后回复确认PRCM才会实际关闭时钟。在软件发出关闭请求后立即读取状态寄存器可能发现时钟仍在运行。6. 常见问题与调试技巧实录在实际开发和调试中围绕PRCM和时钟配置会遇到各种问题。以下是一些典型场景和排查思路。6.1 系统无法启动或启动后卡死可能原因1系统时钟源配置错误。排查检查板卡sys_boot6引脚的上下拉配置确认与实际使用的时钟源外部晶体或外部时钟输入匹配。测量sys_xtalin/sys_xtalout或sys_clkout1引脚是否有时钟波形。确认PRM_CLKSRC_CTRL.SYSCLKSEL位反映的模式是否正确。可能原因2DPLL锁定失败。排查在初始化代码中配置完DPLL的M/N值并启动锁定后应轮询CM_IDLEST_PLL寄存器中对应的ST_DPLL位等待其变为0表示锁定完成再进行后续依赖该时钟的操作。如果一直无法锁定检查参考时钟F_{ref}是否稳定且存在。M和N值是否在数据手册规定的有效范围内。供电电压是否在PLL要求的范围内。可能原因3低功耗状态退出后时钟未恢复。排查检查唤醒配置。如果使用了振荡器自动关断模式确保唤醒事件如外部中断能正确触发。检查PRM_CLKSRC_CTRL.AUTOEXTCLKMODE配置是否过于激进导致在浅度睡眠时时钟就被关闭。在唤醒处理函数中增加对关键时钟状态如CM_IDLEST的检查并等待稳定。6.2 外设工作不正常或数据错误可能原因1外设时钟未使能或源时钟错误。排查这是最常见的原因。确认外设对应的CM_FCLKENx和CM_ICLKENx寄存器位已置1。确认CM_CLKSELx寄存器为该外设选择了正确的时钟源和分频比。例如UART需要48MHz或96MHz功能时钟而McSPI可能需要来自CORE_CLK的接口时钟。可能原因2时钟频率偏差过大。排查使用示波器或逻辑分析仪测量sys_clkout2如果配置为输出该外设时钟或相关GPIO切换产生的时钟。计算实际频率与预期频率的偏差。如果偏差大检查DPLL的M/N计算是否正确参考时钟精度是否足够。对于UART等对波特率精度敏感的外设即使很小的频率偏差也可能导致通信失败。可能原因3DPLL重校准导致时钟瞬断。排查如果问题随机出现特别是在温度变化时怀疑DPLL自动重校准。检查CM_CLKEN_PLL.DRIFTGUARD是否被使能。如果是考虑禁用它改为软件监控温度并手动重校准。对于SDRAM访问错误确保在重校准期间停止访问。6.3 功耗高于预期可能原因1未使用的时钟域未关闭。排查使用调试工具或读取CM_FCLKEN/CM_ICLKEN寄存器检查所有外设的时钟使能状态。在系统初始化完成后关闭所有未使用外设的时钟。特别注意那些默认开启的时钟。可能原因2DPLL未进入低功耗模式。排查在系统空闲时检查CM_IDLEST_PLL寄存器确认DPLL是否处于“低功耗停止”或“旁路”模式。如果没有检查CM_AUTOIDLE_PLL寄存器是否配置正确以及相应的硬件条件如CPU空闲是否满足。可能原因3时钟路径未下电。排查对于DPLL3/4/5检查PWRDN_xxx寄存器位。如果某个子系统如DSS显示子系统完全不用可以将其对应的时钟路径下电。确保按照正确的顺序操作先门控输出时钟再下电路径电源。6.4 调试技巧与工具善用sys_clkout2将其配置为需要监控的内部时钟如CORE_CLK,96M_FCLK用示波器测量可以直观验证时钟频率和是否存在。寄存器快照与对比在系统正常启动后 dump所有PRCM关键寄存器CLKSRC, CLKEN, CLKSEL, IDLEST等的值并保存。当出现问题时再次dump并对比能快速定位哪个时钟配置被意外改变。功耗测量与时钟状态关联使用电流表测量板级功耗同时通过软件打印或触发GPIO来标记不同的系统状态全速运行、空闲、睡眠。观察功耗变化是否与时钟状态机理论值相符。如果睡眠时功耗降不下去很可能有时钟漏关。仿真器与Trace如果支持使用JTAG仿真器单步跟踪启动代码中的时钟初始化序列观察每一步写寄存器后相关状态位的变化确保每一步都按预期完成。