开源数字电路综合工具Yosys：从RTL到门级网表的透明化实践

1. 从零开始为什么我们需要一个开源的数字电路综合工具如果你和我一样是个硬件工程师或者对数字电路设计、FPGA开发感兴趣那你一定对Vivado、Quartus这些商业EDA工具不陌生。它们功能强大但同时也伴随着高昂的授权费用、庞大的安装体积和相对封闭的生态。很多时候我们只是想快速验证一个小的设计想法或者学习综合、优化的基本原理并不想启动那个动辄几十个G的“巨无霸”。更不用说在学术研究、开源硬件项目或者自动化流程中一个可脚本化、可定制的轻量级工具链是多么重要。这就是Yosys诞生的背景。Yosys是一个开源的RTL寄存器传输级综合框架用C编写支持Verilog-2005标准的一个子集。它的核心目标不是替代那些商业巨头而是填补一个独特的生态位成为一个快速、灵活、可编程的“数字电路瑞士军刀”。我第一次接触Yosys是因为一个开源FPGA项目需要一套完全免费的工具链来进行综合和映射。从最初的磕磕绊绊到后来将它集成到CI/CD流程中自动检查代码质量Yosys展现出的潜力和灵活性让我印象深刻。简单来说Yosys能帮你做这几件事1. 将你写的Verilog代码行为级描述综合成门级网表2. 对网表进行优化比如常数传播、逻辑简化3. 将优化后的网表转换成特定格式例如BLIF伯克利逻辑交换格式或者EDIF供后续的布局布线工具使用4. 进行一些简单的静态时序分析和等价性检查。它的工作流非常清晰读入设计read_verilog - 高层次综合与转换proc,opt等 - 工艺映射techmap - 输出网表write_verilog/blif。对于学习者而言Yosys是一个绝佳的“显微镜”。商业工具的综合过程像是一个黑盒你输入RTL它输出网表中间的具体优化步骤往往是隐藏的。而Yosys将每一步都拆解成一个个独立的命令Pass你可以清晰地看到你的设计是如何一步步从高级语言“坍缩”成基本逻辑门的。这种透明性对于深入理解综合、优化、工艺映射等概念至关重要。接下来我就结合自己的使用经验带你一步步搭建环境、跑通第一个流程并深入几个核心环节看看它到底能做什么。2. 环境搭建与初体验编译Yosys并运行第一个综合流程虽然一些Linux发行版的仓库里可能有Yosys的包但我强烈建议从源码编译。一来可以确保获得最新版本开发非常活跃二来在编译过程中能更好地理解它的依赖方便后续可能需要的自定义修改。2.1 编译安装依赖与踩坑点Yosys的核心依赖并不多主要是GCC或Clang一个现代的C编译器支持C11。Bison和Flex用于生成Verilog解析器。make构建工具。git克隆源码。在Ubuntu/Debian系统上一条命令就能搞定基础依赖sudo apt-get install build-essential clang bison flex git libreadline-dev gawk tcl-dev libffi-dev graphviz xdot pkg-config python3 libboost-system-dev libboost-python-dev libboost-filesystem-dev zlib1g-dev这里有几个容易忽略的包libreadline-dev用于交互式shell的命令行编辑体验graphviz和xdot用于生成和查看电路图这个功能非常直观建议装上libboost-python-dev是为了支持Yosys的Python绑定如果你想用Python脚本驱动Yosys这是必须的。获取源码并编译git clone https://github.com/YosysHQ/yosys.git cd yosys make config-gcc # 如果你用Clang则是 make config-clang make -j$(nproc) sudo make installmake -j$(nproc)会使用你所有的CPU核心并行编译速度很快。编译完成后输入yosys就能进入其交互式命令行环境看到那个经典的“Yosys Open SYnthesis Suite”欢迎界面。注意如果遇到关于boost库的链接错误请检查libboost-python-dev是否安装正确。有时需要指定Python版本例如libboost-python3-dev。如果系统同时存在Python2和Python3编译系统可能会混淆。一个解决方法是编辑Makefile.conf手动修正BOOST_PYTHON_LIB和PYTHON_EXECUTABLE等变量的值。2.2 第一个综合实例从Verilog到门级网表让我们用一个最简单的例子——一个带异步复位的D触发器模块——来感受Yosys的工作流。创建文件dff.vmodule dff ( input wire clk, input wire rst_n, input wire d, output reg q ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin q 1b0; end else begin q d; end end endmodule这是一个标准的Verilog描述。现在我们想用Yosys将其综合成由基本逻辑单元比如与门、或门、非门、触发器构成的网表。我们可以编写一个Yosys脚本synth.ys# synth.ys read_verilog dff.v # 读取Verilog文件 hierarchy -top dff # 指定顶层模块名为dff proc # 将always块等进程转化为逻辑网表 opt # 执行逻辑优化常量传播、冗余逻辑消除等 fsm # 有限状态机提取与优化本例无FSM但常用 memory # 推断并优化存储器结构本例无 techmap # 将抽象单元映射到目标工艺库的基本单元 abc # 使用ABC工具进行逻辑综合与优化 clean # 清理冗余的线网和单元 write_verilog dff_synth.v # 输出优化后的Verilog网表 stat # 打印设计统计信息在命令行中运行yosys synth.ys。Yosys会依次执行每个命令并在终端输出详细的过程信息。最后stat命令会打印出类似下面的信息 dff Number of wires: 5 Number of wire bits: 5 Number of public wires: 5 Number of public wire bits: 5 Number of memories: 0 Number of memory bits: 0 Number of processes: 0 Number of cells: 2 $_DFF_PN0_ 1 $_NOT_ 1这告诉我们综合后的网表包含了2个基本单元cells一个正边沿触发、低电平有效的D触发器$_DFF_PN0_和一个反相器$_NOT_。反相器可能是为了处理复位信号极性。生成的dff_synth.v文件内容将是门级网表使用Yosys内部定义的基本单元库。2.3 可视化用show命令查看电路图文字网表不够直观Yosys的show命令是学习利器。在交互式环境中执行完proc或opt后输入show如果你的环境配置了Graphviz它会自动调用xdot弹出一个窗口显示当前设计层次的电路结构图。你可以清晰地看到数据路径、控制信号和寄存器。对于复杂设计你可以用show -prefix mydesign将图导出为PDF、SVG等格式。这个功能在调试和理解综合结果时极其有用尤其是当你怀疑综合工具没有正确推断出你想要的硬件结构时。3. 核心命令深度解析理解Yosys的“Pass”哲学Yosys的强大之处在于其模块化设计。每一个功能如读取文件、综合、优化、映射都被实现为一个独立的“Pass”过程。你可以像搭积木一样通过组合不同的Pass来构建你的综合流程。理解关键Pass的作用是灵活运用Yosys的前提。3.1 前端read_*与hierarchyread_verilog/read_ilang这是设计的入口。read_verilog将Verilog代码解析成Yosys内部的抽象语法树AST表示。它支持绝大多数常用的行为级和结构级描述但对SystemVerilog的支持是选择性的主要通过插件如yosys-sv。对于特别复杂或非标的语法可能需要预处理。hierarchy这个命令至关重要。它根据模块的实例化关系构建整个设计的层次结构并允许你通过-top module_name指定顶层模块。Yosys的许多优化和转换操作都是在整个层次结构的上下文中进行的。如果你不指定-topYosys会尝试自动推断但在多顶层模块或复杂情况下容易出错手动指定是一个好习惯。3.2 综合与转换proc,opt,memoryproc这是将“行为级”描述转化为“结构级”网表的关键一步。它主要处理always块。对于组合逻辑的always块它会生成多路选择器Mux和锁存器Latch如果有时钟或锁存条件。对于时序逻辑的always块如带posedge clk的它会推断出触发器Flip-Flop。一个常见误区proc并不直接映射到具体的工艺库单元它产生的是由Yosys内部通用原语如$dff,$mux,$logic_and组成的网表。opt优化Pass的集合。它执行一系列经典的逻辑优化常数传播如果某个信号的逻辑值是常数如1‘b0则将所有使用该信号的地方替换为常数。死代码消除移除永远不会被执行的逻辑分支或未被驱动的线网。逻辑简化利用布尔代数规则简化逻辑表达式例如A 1 A,A A A。合并等效的触发器如果两个触发器驱动完全相同的逻辑可能会被合并。opt可以多次运行通常在每个重要的转换步骤后都会执行一次以“清理”和优化当前网表。memory专门用于推断和优化存储器结构。它将Verilog中通过寄存器数组如reg [7:0] mem [0:1023]描述的RAM/ROM转化为Yosys内部的存储器原语$mem。后续的memory_mapPass可以将这些原语映射到目标FPGA或ASIC库中特定的存储器块如Block RAM。3.3 工艺映射与优化techmap与abctechmap这是将Yosys内部通用原语映射到目标技术库的桥梁。Yosys自带一个通用的RTLILRTL中间语言库包含$_AND_,$_OR_,$_DFF_P_等几百个基本单元。techmap命令通过一系列规则文件.rules文件将像$dff这样的高层原语替换为具体技术库比如一个FPGA的查找表LUT和专用触发器FF所支持的低层单元组合。你也可以为自己的工艺库编写规则文件。abc这是一个外部的、强大的逻辑综合和优化工具Yosys通过插件集成它。abc接收由与/或/非门构成的组合逻辑网表并对其进行面积、延时等方面的优化。它内部包含多种算法如布尔可满足性SAT、重写、重分解。在Yosys流程中通常在techmap将设计映射到门级网表后调用abc进行深度的组合逻辑优化。你可以给abc传递参数例如abc -g AND指定使用与门作为基本单元进行优化。3.4 后端与输出write_*与statwrite_verilog/write_blif/write_edif输出Pass。write_verilog会输出用Yosys基本单元描述的Verilog网表可读性较好常用于仿真或后续处理。write_blif输出BLIF格式这是一种更底层的、与工艺无关的网表格式被很多学术工具和VPRFPGA布局布线工具支持。write_edif输出EDIF格式某些商业工具链可能需要。stat打印当前设计的统计信息包括模块数量、线网数量、单元数量及类型分布。这是快速评估综合结果如设计规模、触发器用量的最直接方式。4. 进阶应用与实战技巧超越基础综合掌握了基本流程后Yosys还能在更多场景下大显身手。这里分享几个我实践中觉得非常有用的进阶用法。4.1 形式验证用Yosys证明两个电路等价在修改了RTL代码或者进行了手工优化后如何确保新设计的功能与原始设计完全一致形式验证等价性检查可以给出数学上严格的证明。Yosys内置了equiv和mitersat两种方式。假设我们有原始设计golden.v和修改后的设计revised.v顶层模块名都是top。我们可以使用如下脚本进行等价性检查# equiv_check.ys read_verilog golden.v hierarchy -top top prep -top top # prep是proc; opt的快捷方式常用于准备设计 design -stash gold read_verilog revised.v hierarchy -top top prep -top top design -stash rev design -copy-from gold -as gold top design -copy-from rev -as rev top equiv_make gold rev equiv # 创建一个包含两个设计和比较逻辑的“miter”电路 hierarchy -top equiv sat -prove trigger 0 -show-inputs -show-outputs # 使用SAT求解器尝试证明等价性 # 或者使用专门的等价性检查Pass # equiv_simple -undef # equiv_status如果两个设计等价sat命令会输出UNSATISFIABLE意味着不存在任何输入序列能使两个设计输出不同。如果输出SATISFIABLE则意味着找到了一个反例并会打印出使输出不同的输入激励这对于调试差异至关重要。4.2 资源使用分析与RTL检查Yosys可以用于在综合早期进行设计规则检查DRC和资源估算。检查未连接的端口和线网在opt之后使用check命令。它会报告模块中未驱动的输入、未使用的输出、多驱动的线网等常见问题。估算触发器用量在综合流程中proc之后techmap之前使用stat查看$_DFF_*类型的单元数量这大致就是设计所需的触发器数量。识别锁存器Latch锁存器在同步设计中通常是不希望出现的可能导致时序问题。Yosys在综合后锁存器会体现为$_DLATCH_*单元。你可以写一个简单的脚本在综合后搜索这类单元并报错或警告。# 一个简单的DRC脚本片段 proc opt stat # 检查是否有锁存器 select -list t:\$_DLATCH_* if {[llength [selection]] 0} { echo Warning: Found [llength [selection]] latches in the design! show -format pdf -prefix latches [selection] }4.3 与开源FPGA工具链集成Yosys nextpnr这是Yosys目前最激动人心的应用场景之一构成了完整的开源FPGA开发流程Yosys综合 - nextpnr布局布线 - 芯片厂商的二进制工具生成比特流。以Lattice iCE40 FPGA为例流程如下Yosys综合使用针对iCE40的工艺库文件通常是一个.techlib文件或一组.lib/.rules文件将RTL综合为iCE40的基本单元如LC逻辑单元。yosys -p synth_ice40 -top top_module -json hardware.json top_module.v这里synth_ice40是一个封装好的综合脚本它内部调用了proc,opt,techmap使用iCE40规则abc针对LUT优化最后输出一个JSON格式的网表。nextpnr布局布线nextpnr读取JSON网表根据目标器件如ice40-hx1k进行布局布线。nextpnr-ice40 --hx1k --package tq144 --json hardware.json --asc hardware.asc --pcf constraints.pcf生成比特流使用厂商工具如icepack将ASC文件转换为最终的比特流文件。icepack hardware.asc hardware.bin这个流程完全开源、免费并且可以通过脚本高度自动化非常适合教育、原型验证和小批量产品开发。4.4 编写自定义的Yosys PassYosys的真正威力在于其可扩展性。你可以用C编写自己的Pass对网表进行自定义的分析或转换。例如你想统计设计中所有加法器的位宽分布或者实现一种特定的逻辑优化算法。Yosys源码的passes/目录下有很多例子。编写一个Pass通常需要继承Pass类。实现execute方法在这里遍历和修改设计。使用Yosys提供的API如RTLIL::Module,RTLIL::Cell,RTLIL::Wire来访问和操作网表元素。将你的Pass注册到Yosys中。虽然这需要一定的C和Yosys内部数据结构知识但它为你打开了无限的可能性比如为特定的领域专用架构DSA创建定制化的综合流程。5. 常见问题排查与性能调优在实际使用中你肯定会遇到各种问题。这里汇总了一些典型场景和解决思路。5.1 综合结果与预期不符触发器、锁存器与逻辑优化问题代码中明明写的是边沿触发的always块但综合后没看到触发器反而变成了锁存器或纯组合逻辑。排查首先检查你的always块敏感列表和条件语句。Yosys对Verilog语义的解读非常严格。例如一个不完整的if-else或case语句在组合逻辑中会推断出锁存器。使用时序逻辑时确保敏感列表只有时钟边沿和可能的异步复位边沿所有信号都在正确的条件分支下被赋值。工具在proc命令后立即使用show或write_verilog查看中间结果。使用stat -top module_name查看单元类型。关注$_DLATCH_*和$_DFF_*的数量。问题逻辑被过度优化掉了。排查Yosys的opt非常激进。如果你的设计中有一个模块输出暂时没有连接到任何地方比如在测试顶层中未实例化opt会认为它是“死代码”并将其整个移除。同样一个驱动常数的逻辑也会被优化掉。解决对于需要保留的调试逻辑或未使用的模块可以将其输出连接到虚拟负载如(* keep *)属性修饰的线网或者使用setattr -set keep 1命令标记需要保留的模块或线网。在调用opt时可以使用opt -keepdc来保留不关心don‘t-care的逻辑。5.2 处理不支持的SystemVerilog语法Yosys原生对SystemVerilog的支持有限。常见的always_ff,always_comb,logic关键字可能不被识别。解决使用预处理。一种方法是使用sv2vSystemVerilog to Verilog工具它是一个开源的转换器可以将许多常用的SystemVerilog结构降级到Verilog-2005然后再交给Yosys处理。sv2v my_design.sv my_design.v yosys my_design.v ...替代如果只是少数语法直接重写成等效的Verilog-2005格式往往是更直接的办法。5.3 大规模设计的综合性能对于非常大的设计Yosys可能会消耗较多内存和时间。策略增量综合如果只修改了设计的一部分可以尝试只重新综合受影响的模块。Yosys本身不直接支持增量综合但可以通过脚本管理只对修改的模块及其上级模块重新运行流程。层次化综合使用flatten命令可以将层次结构打平这可能有助于某些全局优化但会大大增加单个模块的复杂度可能适得其反。通常保持合理的层次结构对调试和优化都有利。调整ABC参数abc命令有很多选项可以权衡优化质量和运行时间。例如abc -fast会使用更快的但可能优化程度较低的算法。内存限制在Linux下如果遇到内存不足可以尝试使用ulimit -v限制进程内存但更根本的是优化RTL代码或拆分设计。5.4 工艺库与映射问题问题使用techmap或synth_*脚本时找不到某个单元如特定的IO缓冲器、DSP块的映射规则。解决工艺库文件.lib,.rules需要正确定义。对于开源FPGA流程如iCE40, ECP5社区已经维护了完善的库文件。对于其他器件或ASIC库你可能需要自己编写或修改映射规则。这需要对目标工艺库的单元和Yosys的techmap规则语法有深入了解。通常可以从Yosys源码的techlibs/目录下找类似器件库作为参考。从最初为了解决一个具体的开源工具链需求而接触Yosys到后来在多个小到中型项目中用它进行快速原型验证、形式化检查和教学演示我越来越觉得它不仅仅是一个工具更是一种理念的体现透明、可组合、专注于核心功能。它可能无法处理超大规模、超高性能的先进工艺设计但在其适用的领域——教育、研究、开源硬件、轻量级自动化流程——它提供了无可比拟的灵活性和控制力。最大的收获不是学会了某个命令而是通过它真正看清楚了从RTL代码到门级网表之间那层“魔法”的面纱之下究竟发生了什么。下次当你对商业综合工具的结果有疑惑时不妨用Yosys跑一下同样的设计对比一下中间结果或许会有意想不到的发现。