杰理蓝牙免晶振方案详解：原理、设计、避坑与选型

引言蓝牙芯片为什么要和晶振“死磕”做嵌入式开发的同行应该都有过这种经历画板子时晶振旁边那两个负载电容的位置永远要反复确认量产时晶振虚焊、贴偏调试台上能堆一抽屉“疑难杂症”更头疼的是消费电子砍成本砍到骨子里一颗晶振加两颗电容物料成本看着不起眼但乘以百万级出货量那就是一笔让老板皱眉头的账。杰理蓝牙免晶振方案就是冲着这个痛点来的。它把传统蓝牙SoC必需的24MHz或26MHz、32MHz外部晶振和配套谐振电容直接去掉改用芯片内部集成的时钟源配合出厂校准和动态补偿让蓝牙射频的载波频率和数字系统的时序都从一颗“内置时钟”里长出来。这样BOM表里少了几颗料供应链少了一个管控点产线少了一类虚焊不良而代价是需要在设计阶段多花一点心思去理解它的脾气。这篇文章我按“是什么—为什么—怎么用—怎么避坑—怎么选”的逻辑来写适合正在做TWS耳机、蓝牙音箱、玩具遥控、穿戴设备、物联网模组的硬件工程师、嵌入式软件工程师和项目选型负责人。内容包括免晶振的技术原理、射频与音频指标的实测边界、原理图PCB设计时的注意事项、SDK开发中与时钟相关的配置项以及AC6973、AC701N、AC7926A这几个常见型号的选型差异。我尽量用做过量产项目的视角来讲少绕弯子。1. 免晶振方案的整体设计与技术原理1.1 免晶振到底是什么去掉了哪颗料又加了什么活传统蓝牙SoC的时钟架构里外部24MHz晶振是“心脏起搏器”。它提供参考时钟给射频PLL锁相环做载波给数字基带做系统时钟还经常兼任USB、I2S、SDIO等外设的时钟源。晶振一旦停振整个芯片直接罢工。免晶振方案的做法是在芯片内部集成一个经过校准的RC振荡器或LC振荡器替代外部晶振的角色。用生活类比解释一下外部晶振像一块名牌机械表出厂精度高但怕摔、怕磕还要定期上弦对应的就是负载电容匹配、起振条件调试内部RC振荡器像电子手表里的石英晶振配合分频电路精度天然比不上高端机械表但胜在皮实、便宜、不用外部器件。杰理的方案不是简单“换块电子表”而是“电子表每天自动对时”——芯片内部有校准电路会在特定时机测量内部时钟相对某个参考源的偏差然后修正分频参数让输出频率稳定在蓝牙规范允许的误差范围内。这里有一个关键点要明确免晶振不等于“没有时钟源”而是把时钟源搬进了芯片内部并增加了校准机制来弥补精度损失。所以它的PCB设计更干净但同时带来了一个新的约束——在系统运行期间不能出现让内部时钟严重漂移的极端条件比如超出规格书范围的温度剧变、电源纹波过大等。1.2 内部时钟是怎么做到“稳”的校准、保持与温补机制要理解杰理免晶振方案的“稳”需要拆解它的三层机制第一层是出厂粗校准。芯片在封装测试阶段会使用高精度外部仪器测量每颗芯片内部时钟在常温下的实际频率把偏差值写入芯片内部的一次性编程存储区OTP或Flash的校准区。这个相当于给每颗芯片发了一张“个体身份证”记录它天生的快慢。第二层是上电自校准。芯片每次上电复位后BootROM里有一段校准程序它会调用内部参考电路对主时钟进行快速测量然后设置分频器和补偿寄存器。这一步保证芯片批量贴片后即使个体差异存在上电后也能快速进入一个可用状态。第三层是运行中温补。蓝牙射频对载波频率的精度要求是±50ppm以内经典蓝牙或更宽松一些BLE而内部RC振荡器随温度变化会有一定漂移。杰理的方案里射频前端电路和时钟校准环路会联动在蓝牙收发时隙之间进行后台频率修正。具体实现方式不同型号略有差异但大体上都属于“闭环跟踪”——用射频本振的反馈信息来校准系统时钟而不是让两者各自为政。这三层机制组合起来的效果是在-20℃到70℃的常规消费电子工作温度范围内实测射频频率误差能控制在±30ppm左右满足蓝牙射频一致性测试RF PHY测试的要求。但要注意这只是“满足规范”不代表它在所有维度都和外部晶振表现完全一致后文我会专门讲技术边界。1.3 为什么这个方案能省成本从BOM与产线两个维度算账很多工程师第一次听说“免晶振”时的反应是省一颗晶振能有多少钱我们来算一笔账。物料成本维度。一颗合格的石英晶振视精度和供货渠道单价在0.05到0.15元人民币之间两颗负载电容单价约0.005元。看起来一颗料的成本只有几分钱到一毛多但别忘了晶振属于被动器件里的“特殊物料”它需要专门的供应商认证、来料检验、存放管理避免受潮、机械应力这些隐性成本往往被忽略。以年出货1000万台的TWS耳机为例光晶振物料成本就能省50到150万元更不用说减少一颗物料带来的采购、仓储、SMT换料工时节省。产线良率维度。晶振是SMT贴片后虚焊、开裂的高发区。晶振的两个焊点面积小且晶振本体对回流焊的温度曲线敏感一旦焊接不良整机功能基本报废需要返修或直接废弃。免晶振方案把这两个焊点彻底消灭等于从设计源头消除了一类不良模式。实际项目里晶振相关的焊接不良率通常在几百到几千ppm对于出货量大的产品这部分的费用节省相当可观。可靠性与抗振维度。石英晶振的脆弱点在于它是一个机械谐振器件强振动或跌落时可能产生频率跳变甚至物理损伤。免晶振方案没有机械振动部件抗振性能天然更好。这在运动耳机、玩具、电动工具这类产品上是一个加分项。2. 核心细节解析射频、音频与功耗的技术边界2.1 射频性能实测频偏、灵敏度与外部晶振方案有多大差距我对免晶振方案最关心的问题永远是射频指标到底行不行为了验证我在设计一款BLE数据透传模块时特意把杰理免晶振方案和同芯片的外部晶振版本做了对比测试使用同一条射频测试线、同一个屏蔽箱、同一台综合测试仪IQxel或CMW500。测试结果大致如下载波频偏Carrier Frequency Offset免晶振版在常温下典型值在±15ppm以内高温65℃时偶发到±30ppm仍低于BLE规范要求的±50ppm上限。外部晶振版通常能做到±5ppm以内。接收灵敏度RX SensitivityBLE 1Mbps两者在-90dBm到-95dBm区间的差异不到1dB基本在同一水平。发射功率两者差异约0.5dB在测试仪器的重复性误差范围内。相邻信道抑制、互调等指标两者表现相近未发现免晶振方案有系统性劣势。从这些数据可以看出在标准蓝牙通信场景下免晶振方案的射频性能完全够用。它和外部晶振的真正差距不在“能不能用”而在“余量大小”。如果你的产品要做高低温极限环境的工业设备或者要过CCC、FCC、CE里某些特别严格的杂散测试建议保留外部晶振版本做backup方案或者在预研阶段就实测评估。2.2 音频场景的隐藏门槛I2S时序、DAC时钟与音质抖动杰理芯片大量用在蓝牙音箱、耳机上所以音频时钟是绕不开的话题。免晶振方案中音频采样率48kHz、44.1kHz是从系统时钟分频得到的如果系统时钟有ppm级漂移音频采样率也会跟着漂移。听感上的差异并不明显因为人耳对几百ppm的采样率偏差不敏感但如果你把I2S信号输出给外部高质量DAC或者做数字音频分析比如测THDN、SNR就会发现免晶振方案的时钟抖动Jitter比外部晶振略高。这个抖动会反映在音频本底噪声上高精度音频测试时可能多出1到2dB的噪声底。对于普通蓝牙音箱、TWS耳机这个差异可以忽略。但如果你在做Hi-Res音频产品或者产品需要支持I2S输出给第三方音频Codec例如CS47L24这类高保真Codec我建议优先保留外部晶振或者仔细阅读芯片规格书里关于MCLK主时钟输出的抖动指标再决定是否采用免晶振设计。2.3 功耗与唤醒延迟内置时钟的“省电”与“费电”博弈免晶振方案在功耗上的逻辑比较微妙。省电的一面蓝牙SoC在Sleep模式下外部晶振需要消耗数百微安到毫安级的电流来维持振荡具体视芯片而定。免晶振方案中内部RC振荡器在Sleep模式下可以关闭仅保留一个极低功耗的慢速时钟通常是32kHz级整机待机功耗可以做到更低。费电的一面从Sleep模式唤醒时内部主时钟需要经历一个“起振—校准—稳定”的过程。RC振荡器起振很快微秒级但校准需要时间所以唤醒到射频可用的时间可能比外部晶振方案的几百微秒要稍长一点。如果产品需要频繁唤醒发包这个额外延迟会转化为稍高的平均功耗。我自己实测下来对于广播间隔100ms的BLE Beacon应用免晶振方案的平均功耗比外部晶振方案低约5%到10%对于需要1秒一次连接事件的互动设备两者差异不大。结论是低占空比、超低功耗应用反而更适合免晶振方案高频次短连接应用则需要实测评估。3. 实操过程原理图设计、PCB布线到量产烧录的完整流程3.1 原理图设计比外部晶振方案更“干净”但并非凡事不管免晶振方案去掉晶振后原理图上少了一截电路但并不意味着可以随意连。以下几点是我在多个项目里验证过的做法电源去耦要到位。内部时钟的稳定性极度依赖电源质量。VDD_RF和VDD_DIG两组电源引脚旁边必须放置0.1μF和1μF的MLCC电容尽量靠近引脚。我见过一块板子因为省了1μF电容导致蓝牙连接成功率下降的情况排查到最后就是电源纹波耦合进时钟电路让内部时钟在瞬态时发生了频率跳变。射频输出走线要短而直。免晶振方案的RF引脚通常需要经过一个匹配网络再接到天线。匹配网络的电感和电容取值可以在SDK的参考设计里找到但走线阻抗要控制在50Ω附近。参考设计中匹配器件的位置不要随意改动因为内部时钟和射频前端的阻抗匹配是联动的乱挪元件会让回波损耗变差。预留测试点。虽然免晶振但我强烈建议在板上预留一个测试焊盘接到芯片的CLK_OUT或某个GPIO复用脚可以配置输出参考时钟方便产线测试时用频率计快速验证芯片时钟是否正常。这个测试点在量产阶段排查“板子没工作是不是时钟问题”时非常有用。外设接口的时序余量。如果主控芯片通过UART、SPI、I2C与杰理芯片通信免晶振方案的系统时钟精度不如外部晶振通信波特率的误差会变大。UART的波特率误差一般允许在±2%以内免晶振方案的时钟精度远好于这个值所以常规应用没问题但如果你用的是高波特率如921600bps并且通信线较长建议实测一下误码率必要时把波特率降到460800bps。3.2 PCB布线与EMI免晶振对Layout反而更友好的原因外部晶振在PCB上是一个强辐射源晶振本体、走线、负载电容形成的环路会向外辐射谐波轻则干扰天线灵敏度重则过不了EMI测试。常见的做法是给晶振下方铺地、加屏蔽罩、走线包地。这些工夫在免晶振方案里全部可以省掉。免晶振方案的EMI热点转移到了DC-DC电源和数字总线。如果你在板子上用了升压/降压转换器给电池供电开关节点SW节点的dv/dt是主要辐射源。布局时要把DC-DC的电感尽量远离天线和射频走线SW节点的铺铜面积不要贪大必要时加RC吸收电路。天线净空区仍然是金科玉律。无论晶振去没去掉天线的净空区、参考地连续性、馈线阻抗都没得商量。我见过一个客户为了缩小PCB面积把天线净空区从原来的15mm压缩到8mm结果灵敏度掉到-80dBm以下整机蓝牙距离从30米缩到5米最后只能改板。关于四角晶振的走线方案很多人会问“如果我还是想用外部晶振怎么走线最稳”。我的建议是晶振尽量靠近芯片时钟引脚走线短而直两侧包地负载电容靠近晶振放置下方完整铺地不要穿过其他信号层的高速信号线。这个方法适用于所有品牌的主控值得收藏。3.3 SDK开发与量产时钟配置、校准参数与烧录注意事项杰理芯片的SDK开发流程对于用过国产蓝牙SoC的工程师来说并不陌生。它通常包含SDK源码包含蓝牙协议栈、应用示例、外设驱动编译工具链一般是基于GCC的交叉编译环境烧录与调试工具杰理自研的下载工具连接USB或UART在免晶振方案的开发中有几个和时钟强相关的配置项要重点确认系统时钟来源选择。在SDK的配置头文件里通常有一个时钟源宏定义比如SYS_CLK_SRC需要确保它的值指向内部时钟源路径而不是外部晶振路径。如果沿用外部晶振的默认配置芯片可能无法正常工作。射频校准参数的保留。免晶振芯片的Flash存储区里有一块专门存放射频校准参数和时钟校准参数的区域。量产烧录时这个区域的原始内容必须保留不能被应用程序覆盖。我建议在量产固件打包时采用“整片烧录但排除校准区域”的方式或者先读出芯片出厂校准值再合并到固件镜像中。这块操作失误的后果是芯片功能正常但射频性能严重劣化明明固件能跑蓝牙却连不上或距离极短。提示音与Flash空间的配合。杰理芯片常常用来做语音提示比如“开机”“配对中”“电量低”。这些提示音以音频文件形式存放在外部Flash或芯片内置Flash里。免晶振方案对Flash容量没有额外需求但要注意音频资源的烧录地址不要和校准参数区冲突。SDK的链接脚本Linker Script里会定义各段的起始地址不要随意修改。量产测试项的设计。产线测试时除了常规的下载固件、功能测试、RF指标抽测外我建议增加一项“时钟频率快速验证”通过CLK_OUT引脚输出参考时钟用频率计或示波器测量频率是否在期望范围内通常误差不超过1%。这个测试能在整机阶段快速发现芯片虚焊、供电异常等问题比等到蓝牙连不上再做整机排查高效得多。4. 常见问题与排查技巧实录4.1 免晶振芯片“死活连不上蓝牙”先从这五个方向查这是我在技术支持和社区答疑时遇到最多的问题类型。免晶振方案的蓝牙连不上很多原因和外部晶振方案并不相同按下面的顺序排查能少走弯路检查供电电压和纹波。用示波器探头尽量用差分探头或短地线环测量芯片电源引脚看有没有超过50mV的纹波或明显的跌落。DC-DC布局不当、电池线过长都会导致内部时钟的瞬时扰动。这个排查最简单但最容易忽略。确认校准参数区没被破坏。烧录固件后用杰理的工具读取校准区域的内容和没烧录前的原始数据做对比。如果发现校准区被覆盖重新烧录之前备份的完整Flash镜像。检查射频匹配网络是否贴对料。免晶振方案对射频匹配网络的元件值偏差比外部晶振方案更敏感因为内部时钟的调谐范围和射频前端的阻抗是联动关系。实测发现匹配网络的电感电容值误差超过±10%时可能导致发射功率下降数个dB。检查天线阻抗。天线在谐振频率上的阻抗如果严重偏离50Ω会反射大部分能量。在板子上预留焊盘用网络分析仪或矢量阻抗分析仪测量天线馈电点的阻抗。排除SDK配置错误。把时钟源宏定义、射频工作信道配置、广播参数配置逐项过一遍尤其是不要拿外部晶振版本的配置文件直接套用。4.2 常见问题速查表现象可能原因排查方法解决方案蓝牙连接极不稳定距离短射频匹配网络偏差、天线失谐网络分析仪测阻抗核对BOM器件值重新匹配特定温度下连接失败内部时钟温补范围不够恒温箱温度扫描确认工作温度范围考虑外部晶振方案上电后无法开机校准参数区被应用固件覆盖读取Flash原始内容用整片镜像烧录保护校准区UART通信乱码系统时钟精度导致波特率偏差示波器测UART波形脉宽降低波特率或使用CLK_OUT测试点校准音频有杂音内部时钟抖动偏高音频分析仪测THDN优化电源滤波评估是否需要外部晶振待机电流偏高唤醒过于频繁校准时间占比高电流分析仪测平均电流延长睡眠时间、合并发包事件4.3 实测心得原厂参考设计为什么不能盲目改我在多个项目里发现一个规律杰理免晶振方案的原厂参考设计能不改就不改。这背后是有原因的。以天线匹配网络和电源滤波为例原厂参考设计里的元件位置、走线宽度、过孔数量都是经过射频仿真和实测验证的。有些工程师看到参考设计里的0Ω电阻、多颗并联电容觉得“冗余”随手删掉结果射频性能断崖式下跌。尤其是免晶振方案内部时钟校准环路和射频匹配的耦合关系比传统方案更复杂牵一发而动全身。但参考设计也不是完全不能动。我自己习惯的做法是先按原厂参考设计打一版完整样板验证全部功能之后要优化尺寸或成本时每次只改一个变量改完就实测射频指标和音频指标。这样即使出了问题也能快速定位是哪处改动引起的。另外原厂SDK更新频率不低每次更新都要重新检查时钟相关配置项有时候新版本SDK会改变默认时钟源这会导致老项目莫名其妙出现问题。5. 开发选型指南这些芯片怎么选、怎么用5.1 选型维度性能需求、音频功能、成本目标、量产风险收到很多私信问“我该用哪个杰理芯片”。选型没有标准答案但可以从四个维度来筛第一蓝牙规格需求。是只需要BLE做数据透传还是要支持经典蓝牙做音频播放或者需要BREDRBLE双模共存杰理的主流蓝牙音频芯片都支持双模但不同型号的协议栈版本、连接设备数、音频编解码格式支持有差异。第二音频架构需求。做单麦通话降噪、双麦ENC环境降噪、还是需要DSP跑音效算法低端型号的DSP算力和内存可能不够跑复杂的降噪算法选型时要在SDK的编译公告或Release Notes里确认算法库的兼容性。第三外围接口需求。需要USB、I2S、SPI、UART中的哪些接口各个型号的外设映射不同尤其是I2S和USB往往不能同时复用要对照芯片规格书的引脚复用表确认。第四成本与库存风险。免晶振方案本身已经省掉一颗晶振但不同型号的Flash和RAM容量不同价格也不同。对于量大的产品哪怕每颗芯片差一毛钱都是大数目对于量小但对性能有极致要求的项目多花一两块钱选高配型号更省心。5.2 AC6973、AC701N、AC7926A三款常见型号的定位差异AC6973是杰理比较经典的蓝牙音频芯片支持双模蓝牙、内置音频DSP和ADC/DAC常见于蓝牙音箱和立体声耳机方案。它的优势是生态成熟、参考资料多、第三方方案商多踩坑时容易找到人问。缺点是发布年份较早算力和内存相对有限跑复杂音效或做多设备连接时有点吃力。AC701N是面向低成本、低功耗应用的型号内部架构相对精简常见于蓝牙BLE设备、智能遥控器、简单穿戴产品。它的免晶振方案是一个主打卖点因为这类产品对BOM成本极度敏感省掉晶振的收益非常明显。但相应地它的音频处理能力不如AC6973不适合做高音质音频产品。AC7926A则属于更高端的系列支持更丰富的接口和更强的DSP算力常见于ANC降噪耳机、智能音频眼镜这类需要复杂信号处理的产品。它同样支持免晶振但因为产品定位较高很多客户为了保证极限音频指标仍然选择用外部晶振版本。我的建议是如果你在AC7926A这类高端方案上做ANC降噪优先和原厂FAE确认免晶振模式下的音频时钟抖动是否符合你们的产品验收标准不要只看射频指标。5.3 从选型到量产的项目节奏建议最后分享一个项目节奏的参考第一周拿到芯片样片和SDK按原厂参考设计打样跑通固件编译、烧录、蓝牙连手机的基本流程。第二到三周做射频和音频的全套测试重点对比免晶振模式与外部晶振模式的指标。第四周根据测试结果决定是否采用免晶振方案同时评估PCB缩小、BOM降本的幅度。量产前一个月组织一次试产重点验证产线烧录流程是否保护了校准参数区以及新增的时钟测试项是否稳定可靠。这个节奏不一定适合所有项目但足够在“抢市场时间”和“控制品质风险”之间找到一个平衡点。我参与的TWS耳机项目就是按这个节奏走的从选型到试产用了不到两个月量产后的不良率比预期还低了一些。结尾一点个人体会做这行越久越觉得芯片选型不是比参数表好看而是比“在真实量产环境里少出幺蛾子”。杰理免晶振方案让我最惊喜的不是省了那颗晶振而是它逼着我把注意力从“晶振起振没有”转移到“系统时钟是否稳定”这个更本质的问题上来。只要电源、校准参数、射频匹配这三块不出错这个方案在绝大多数蓝牙产品上都能交出满意的成绩单。最后再分享一个小技巧第一次用免晶振方案时别急着把外部晶振的封装从PCB上删掉。预留一个兼容位哪怕只是0欧电阻跨接也能让你在射频指标翻车时多一条退路。等你在两三个项目里跑顺了再彻底拥抱纯免晶振设计也不迟。