简介面向FPGA开发者的DDS直接数字频率合成器IP核应用资料重点讲解如何基于Xilinx DDS Compiler IP生成单频信号与线性调频LFM信号。文档深入解析DDS工作原理涵盖输出频率、频率分辨率与相位增量的计算公式并讨论相位累加器位宽对频率分辨率的影响。配置方面逐项说明系统参数与硬件参数的选择差异详解Configuration、Implementation和Detailed Implementation标签下的设置要点包括SFDR、相位可编程模式Fixed、Programmable、Streaming以及输出信号形式等。同时通过单频和线性调频的FPGA设计示例展示从参数计算到IP核配置、波形验证的完整流程可直接用于雷达、通信、测试测量等领域的信号生成开发。资源为单个PDF文件大小3.03MB目前已有2763人学习下载适合具备一定FPGA基础、希望系统掌握DDS IP核配置与LFM信号实现的工程师。 FPGA工程师在项目里遇到“用DDS IP产生信号”这种需求太常见了尤其是在雷达、通信测试设备里。单频信号好办DDS IP配好固定频点直接输出就行但“线性调频”这四个字一出来好多新手就卡住了——LFM不是改一个参数就能出来的它要求瞬时频率随时间线性变化而且不是线性改频率控制字那么简单。这篇就围绕Xilinx的DDS Compiler IP核完整讲清楚单频和LFM两种模式怎么实现、参数怎么算、仿真怎么验证以及我实际调板子时踩过哪些坑。这篇内容适合三类人刚入门FPGA、第一次接触DDS IP的用DDS做信号源但只会配单频的以及做雷达/通信系统需要自己生成Chirp信号的。整个过程基于Vivado环境展开但原理同样适用于其他厂家的DDS IP。1. 开局先理思路FPGA里用DDS IP做信号发生器的核心逻辑1.1 DDS的工作原理就是数字域“赶表盘”直接数字频率合成Direct Digital SynthesizerDDS的核心思想其实特别朴素。你想象一个圆形的表盘表盘边缘刻着正弦波一个周期的幅值每来一个时钟脉冲指针就走一步指针指向的数值就是这一时刻的输出。这个“走一步”的角度增量就是频率控制字Frequency Tuning WordFTW。增量越大指针转一圈的时间越短输出频率越高增量越小输出频率越低。这个“表盘”在FPGA里就是一块ROM查找表存放一个周期正弦波的采样值那个“走指针”的模块叫相位累加器。输出频率和参数的关系就一条公式[ f_{out} \frac{f_{clk} \times FTW}{2^N} ]其中N是相位累加器的位宽f_clk是工作时钟。这个N直接决定了频率分辨率[ \Delta f \frac{f_{clk}}{2^N} ]举个例子100MHz时钟32位累加器分辨率大约0.023Hz这对于绝大多数应用来说已经完全够用了这也是DDS在数字频率合成里优势明显的原因——频率切换极快、分辨率高、相位连续。1.2 单频和线性调频的数学本质差异单频信号在DDS里的实现就是让FTW保持一个固定值相位累加器匀速向前走输出的正弦波频率恒定。这时的相位随时间线性增加[ \varphi(t) 2\pi f_0 t ]而线性调频信号Chirp的瞬时频率是随时间线性变化的设起始频率为f0终止频率为f1扫频时间为T则[ f(t) f_0 \frac{f_1 - f_0}{T}t ]瞬时频率的积分就是瞬时相位[ \varphi(t) 2\pi\left(f_0 t \frac{f_1 - f_0}{2T}t^2\right) ]注意这个二次项相位随时间按平方规律增长。对应到DDS的数字域就是相位累加器的步进——频率控制字——需要随时间线性增加。也就是说单频是FTW固定不变LFM是FTW按固定斜率线性递增。明白了这一点后面配置IP和写代码的方向就清晰了。1.3 为什么直接选用Xilinx的DDS Compiler IP核有朋友可能会说DDS原理这么简单我自己用Verilog写一个相位累加器加ROM查找表不就完了当然可以两三百行代码的事。但实际工程里我还是强烈推荐用Xilinx的DDS Compiler IP核原因有几点第一查找表优化过。自己做ROM查找表如果只用相位的高16位做地址ROM深度就是65536占用大量Block RAM资源IP核内部会利用正弦波的对称性把存储量压到四分之一还能加上抖动dithering技术来提升无杂散动态范围SFDR这些细节自己写代码很难做到位。第二接口现成。DDS Compiler内置了AXI4-Stream接口支持频率控制字和相位偏移的动态配置后续做LFM、扫频、相位调制都非常方便。第三仿真模型完善。IP核生成的时候会附带行为级仿真模型可以直接配合AXI总线做功能验证不用自己搭复杂的测试模型。2. 关键参数怎么配影响输出质量的几个硬指标用DDS IP前一定要先把几个核心参数想清楚否则写代码写到一半才发现配置不对返工很痛苦。2.1 相位累加器位宽和频率分辨率的关系打开DDS Compiler配置界面第一个要设置的就是System Clock即DDS的工作时钟频率。接着是Number of Channels一般选1。最关键的是在“Parameter Selection”里选择系统参数还是硬件参数。我习惯选“Hardware Parameters”直接指定Phase Width相位累加器位宽和Output Width输出数据位宽。提示相位累加器位宽决定了频率分辨率不是越高越好。32位在100MHz时钟下能到0.02Hz级别对于绝大多数信号源需求已经绰绰有余。位宽越大虽然精度越高但动态配置频率控制字时数据位宽也变大接口占用资源变多综合频率也会受影响。在实际工程里除非要做极低频率、极高精度的信号源否则32位相位累加器是通用选择兼顾精度和资源。2.2 SFDR和无杂散动态范围那些事SFDRSpurious-Free Dynamic Range是DDS最重要的性能指标之一它衡量的是输出频谱中最大杂散分量与主信号之间的功率差。FPGA里没有实际DAC这里的SFDR主要受相位截断和幅度量化误差影响。理想情况下查找表地址位宽每增加1位SFDR提升大约6dB。Xilinx DDS Compiler配置界面里会让你选择“Output Frequency”或者“SFDR”一般选目标SFDR比如80dB或90dBIP会自动算出需要多少位的相位截断。需要注意配置成90dB以上时ROM资源会明显增大如果后面接了外部DAC芯片还要综合看DAC的实际性能不必盲目追求过高SFDR。2.3 输出位宽与数据格式的选择Output Width指输出正弦波的幅度量化位数常见选择16位。输出位数越高幅度量化噪声越小但也就意味着后级的处理位宽都要跟着提。DDS Compiler的数据输出格式有两种有符号数和无符号数。一般建议选有符号数Twos complement这样后级做数字下变频、混频、FFT分析时不需要再做符号转换。默认情况下IP在输出端会加TLAST、TVALID等AXI信号如果只是一路连续数据流这些信号可以不用管直接把TDATA引脚接出去就行。2.4 动态调频的关键S_AXIS_CONFIG配置接口要实现LFM绕不开动态配置频率控制字。DDS Compiler的配置方式有三种固定模式Fixed、可编程模式Programmable、以及流式模式Streaming。固定模式在编译前就定死了FTW无法动态改频只适合单频输出可编程和流式模式都会引出S_AXIS_CONFIG接口这才是LFM的正确打开方式。S_AXIS_CONFIG接口的数据格式要注意TDATA的位宽等于相位累加器位宽加相位偏移位宽具体排列是高位是相位偏移Phase Offset低位是频率控制字Phase Increment。比如32位累加器、16位相位偏移那TDATA就是48位高16位是相位偏移低32位是频率字。这个排列顺序搞反了输出波形就会变得奇奇怪怪——最常见的就是频率对不上、波形乱跳。3. 实操Vivado里把DDS IP跑起来配置参数说清楚了直接进Vivado操作。我用的版本是Vivado 2020.2DDS Compiler对应的版本是6.0界面可能有细微差异但总体逻辑一致。3.1 工程创建与IP例化在IP Catalog里搜“DDS Compiler”双击打开。配置界面有几个关键地方System Clock填100MHz代表DDS工作时钟频率。Parameter Selection选“Hardware Parameters”。Phase Width32。Output Width16。Output Selection选“Sine”或者“Sine and Cosine”看需求。雷达系统经常需要正交双路信号直接选同时输出正余弦最方便。Phase Increment Programmability选“Programmable”这样S_AXIS_CONFIG接口才会出现。在“Detailed Implementation”页里还可以勾选“Dither”选项对SFDR有好处建议开启。另外要留意IP核给你算出来的Spurious Free Dynamic Range值如果发现比预期低说明相位截断位数不够需要返回调整。生成IP后在Sources窗口可以看到例化模板复制到自己的顶层模块即可。3.2 单频信号生成的Verilog例程先写最简单的单频。假设100MHz时钟需要输出10MHz正弦波频率控制字计算如下[ FTW \frac{10\text{MHz} \times 2^{32}}{100\text{MHz}} 429496730 \approx \text{0x1999999A} ]需要注意的是这个公式算出来的结果要取整。如果取整误差导致的频率偏差无法接受可以通过提高相位累加器位宽来改善。单频模式下如果用的“Programmable”配置接口有一个很隐蔽的坑S_AXIS_CONFIG的TVALID信号不能永远拉低否则IP不会采样你给过去的FTW。正确做法是上电复位后把配置数据放在TDATA上然后把TVALID拉高至少一个周期再拉低让IP完成一次配置握手。module dds_single_tone( input wire clk, input wire rst_n, output wire [15:0] sine_out, output wire [15:0] cosine_out ); localparam [31:0] FTW 32h1999_999A; // 10MHz 100MHz reg [47:0] config_r; reg valid_r; reg send_done; always (posedge clk or negedge rst_n) begin if (!rst_n) begin config_r 48d0; valid_r 1b0; send_done 1b0; end else if (!send_done) begin config_r {16d0, FTW}; // 高16位相位偏移0低32位频率控制字 valid_r 1b1; send_done 1b1; end else begin valid_r 1b0; end end dds_compiler_0 u_dds( .aclk (clk), .s_axis_config_tvalid (valid_r), .s_axis_config_tdata (config_r), .m_axis_data_tdata ({cosine_out, sine_out}), // 取决于IP配置顺序 .m_axis_data_tvalid (), .m_axis_phase_tvalid (), .m_axis_phase_tdata () ); endmodule有一点要注意当Output Selection同时选“Sine and Cosine”时M_AXIS_DATA的TDATA是“高16位余弦低16位正弦”还是相反要看IP核生成时的引脚定义。Vivado的DDS Compiler一般是“高通道在前”多通道时尤其明显。如果仿真发现正弦和余弦信号对调了直接改一下取位顺序就行不影响功能。3.3 LFM线性调频信号的三种实现方式LFM的实现方式我梳理下来基本就三种各有适用场景第一种用S_AXIS_CONFIG动态累加FTW。这是最直观的方式在FPGA里写一个累加器每个时钟周期或每个采样周期让FTW加上一个固定步进STEP然后送给DDS的配置接口模拟FTW线性增长。注意这里控制的是FTW的变化斜率即频率变化率。第二种把DDS配成“Phase Increment”可编程模式利用内部Phase Accumulator自动做相位累加。这种方式是通过改变“Phase Increment”寄存器的方式工作的本质上和第一种是一个意思只是把累加器的活交给了IP核内部。第三种直接计算瞬时频率字每隔N个时钟周期更新一次FTW。这种方式适合扫频时间比较长、单点频率字更新不需要每周期都变的场景。把扫频时间分成M段每段计算好对应FTW用状态机或者ROM存起来按顺序喂给配置接口。这种方式最可控但灵活性差一点适合固定指标的LFM发生器。实际做雷达Chirp信号时我几乎都用第一种方式理由就一个——扫频连续、相位连续频谱干净。FTW步进STEP的计算是关键。假设需要从f0扫到f1扫频时间为T系统时钟为f_clk相位累加器位宽为N那么[ STEP \frac{(f_1 - f_0) \times 2^N}{f_{clk}^2 \times T} ]注意这里分子分母的量纲f_clk²是时钟频率的平方单位是Hz²而T是秒乘起来才能和分子的Hz×2^N约掉。如果STEP是小数怎么办这种情况在实际工程中常见。比如100MHz时钟、32位累加器扫频10MHz到20MHz扫频时间1ms算出来STEP大约是一千多左右的小数。这时候要先把STEP取整再把余数的累积误差通过一个小累加器小数累加器来消除原理类似DDS的频率分辨率只是这个累加器是给FTW补偿的。如果不做这一步扫频终点频率会有固定偏移有时差个几十kHz在雷达测距里误差就大了。module dds_lfm( input wire clk, input wire rst_n, output wire [15:0] sine_out, output wire [15:0] cosine_out ); localparam [31:0] F0_WORD 32h1999_999A; // 起始频率10MHz localparam [31:0] F1_WORD 32h3333_3333; // 终止频率20MHz localparam [31:0] STEP (F1_WORD - F0_WORD) / 32d1024; // 扫频段数 reg [31:0] fword; reg [15:0] scan_cnt; reg [47:0] config_r; reg cfg_valid; always (posedge clk or negedge rst_n) begin if (!rst_n) begin fword F0_WORD; scan_cnt 16d0; config_r 48d0; cfg_valid 1b0; end else begin if (scan_cnt 16d1024) begin scan_cnt scan_cnt 16d1; fword fword STEP; config_r {16d0, fword STEP}; cfg_valid 1b1; // 保持持续更新实际中可加tdest握手 end else begin // 扫频结束,保持末频输出 config_r {16d0, F1_WORD}; cfg_valid 1b1; end end end dds_compiler_0 u_dds( .aclk (clk), .s_axis_config_tvalid (cfg_valid), .s_axis_config_tdata (config_r), .m_axis_data_tdata ({cosine_out, sine_out}), .m_axis_data_tvalid (), .m_axis_phase_tvalid (), .m_axis_phase_tdata () ); endmodule上面这个例子有点粗糙实际里STEP的计算不是简单除整这么简单。最好的做法是用上面的公式算完STEP后把STEP设成整数再用一个余数累加器做补偿扫频曲线才精确。另外这里扫频结束之后我让FTW保持不变也就是输出停在20MHz。实际项目中扫频结束后很多时候要关断输出这个可以根据项目具体需求来处理。3.4 仿真验证与结果判读代码写完直接跑行为仿真。先说单频的仿真testbench里产生100MHz时钟复位释放后观察M_AXIS_DATA的波形。如果IP配置的是“Sine and Cosine”双通道输出你会看到sine_out和cosine_out两条相位差90度的正弦波。用光标量一下周期10MHz信号的周期应该是100ns。LFM仿真里肉眼观察波形只能看到频率逐渐变密但具体扫频斜率是否准确很难判断。更严谨的做法是把输出数据写进文本文件再导入MATLAB或Python做时频分析。Vivado的仿真模型里用$fopen和$fwrite可以方便地导出。短时傅里叶变换STFT能看到一条斜线斜线的斜率就是扫频斜率对照设计指标就能判断是否正确。4. 踩坑实录常见问题与排查技巧最后这部分是我实际调板子、调仿真过程中积累的教训可以说每一条都是真金白银换来的。4.1 频率控制字算对了但输出频率不对这个问题出现过好几次。第一反应就是检查位宽。DDS Compiler的TDATA位宽是相位偏移位宽加上频率控制字位宽如果相位偏移是16位、频率控制字是32位TDATA总位宽就是48位可TDATA位宽写成了32位导致频率字被截断输出频率自然不对。另一个高频原因s_axis_config_tvalid时序不正确。配置接口是AXI4-Stream握手机制如果TVALID在TDATA变化前就提前拉高IP会在拿握手的那个时钟上升沿抓到不是最新数据的值。强烈建议手动拉高TVALID的同时确认TDATA已经稳定至少一个周期。现象可能原因排查方法输出全0复位一直有效或TVALID从未拉高检查复位信号和TVALID波形输出频率与预期差很多TDATA位宽/拼接顺序错误核对IP接口定义的TDATA排列频率不稳定、偶尔跳变配置握手时序不满足检查TVALID/TDATA是否建立保持足够输出波形幅度异常输出位宽截断错误检查M_AXIS_DATA取位范围4.2 输出波形杂散严重SFDR不达标的常见原因有三个第一Dither没有打开相位截断的周期性误差导致明显的杂散峰第二后级处理数据位宽不够比如DDS自己输出了16位数据你后级只取了高8位量化噪声会被放大好几dB第三查找表地址位宽不足这就要回到IP配置里增大“Phase Width”或目标SFDR参数。不过没必要在FPGA里追求太夸张的SFDR实际信号链里DAC、放大器、阻抗不匹配等因素对SFDR的影响往往比DDS本身大得多。我一般的判断标准是DDS输出的SFDR比系统需求高出10dB左右就够了把资源留给后级。4.3 仿真正常但上板后LFM频率变化曲线不对仿真跑得好好的下载到板子上就不对了这个坑踩得非常多。首先查DDS的输入时钟是否有抖动。DDS对时钟频率非常敏感如果你用MMCM/PLL生成的时钟要确认时钟频率设置和实际一致。更隐蔽的问题是复位信号——很多开发板的复位是异步的且复位释放时如果恰好赶上DDS内部状态机在握手的边沿可能导致IP初始化失败。4.4 扫频曲线的“阶梯感”用第一种动态累加FTW的方式做LFM时如果每次配置的STEP太大瞬时频率的变化就会呈现明显的阶梯状表现出来就是时频图上不是一条平滑斜线而是一级一级的台阶。这是因为FTW更新是离散的每个更新点之间的瞬时频率是恒定的。要减小这个台阶效应方法有两个一是减小FTW步进让频率变化更细腻这要求STEP尽量小但太小会导致扫频时间变长二是提高DDS的工作时钟让频率字的更新周期更短。实在不行就用第二种方式让IP内部的相位累加器自己处理相位连续累加比外部手写累加更平滑。4.5 仿真数据量太大卡到怀疑人生LFM扫频时间动辄几百微秒甚至毫秒级行为仿真按1ns时间精度去跑数据量是天文数字。我踩过这个坑之后现在的做法是先缩短扫频时间做原理验证。比如实际需求是1ms的Chirp仿真时缩短到100us先把功能逻辑调通确认波形趋势正确再跑一次完整时长的仿真做最终验证。这样既保证验证充分又不会把时间全耗在仿真上。另外仿真过程中把DDS输出数据用$fwrite实时写入文本在仿真的同时生成数据文件等仿真结束再做STFT分析比直接在波形窗口里肉眼看波形要高效得多。最后再分享一个小技巧做LFM的DDS时很多人忽略了一个细节DDS输出的是数字域正弦波的采样值它本身不含“扫频起始时刻”的信息。如果你想把LFM的扫频零点精确对齐到外部触发信号上建议用IP核的S_AXIS_PHASE端口做一个相位同步。在触发信号到来时把相位偏移清零同时让FTW从初始值开始递增这样每次触发的扫频起点都是同一个相位多帧累加/平均处理时才不会产生相位跳变。这一点在雷达回波处理和相参积累里非常关键不少工程师就是栽在这个不起眼的“起始相位对齐”上。DDS IP做单频和LFM本质上就是把一个数学公式映射到数字电路上。公式弄明白了、配置对上了、握手信号别搞错剩下就是水磨工夫的调试。上面这些内容是我在实际项目里踩坑踩出来的经验完整走完一遍流程后你会发现FPGA做信号源这条路其实很宽——遇到不会的就翻Xilinx的PG141文档再不行就跑仿真加看波形问题总能定位出来的。本文还有配套的精品资源点击获取
简介面向FPGA开发者的DDS直接数字频率合成器IP核应用资料重点讲解如何基于Xilinx DDS Compiler IP生成单频信号与线性调频LFM信号。文档深入解析DDS工作原理涵盖输出频率、频率分辨率与相位增量的计算公式并讨论相位累加器位宽对频率分辨率的影响。配置方面逐项说明系统参数与硬件参数的选择差异详解Configuration、Implementation和Detailed Implementation标签下的设置要点包括SFDR、相位可编程模式Fixed、Programmable、Streaming以及输出信号形式等。同时通过单频和线性调频的FPGA设计示例展示从参数计算到IP核配置、波形验证的完整流程可直接用于雷达、通信、测试测量等领域的信号生成开发。资源为单个PDF文件大小3.03MB目前已有2763人学习下载适合具备一定FPGA基础、希望系统掌握DDS IP核配置与LFM信号实现的工程师。 FPGA工程师在项目里遇到“用DDS IP产生信号”这种需求太常见了尤其是在雷达、通信测试设备里。单频信号好办DDS IP配好固定频点直接输出就行但“线性调频”这四个字一出来好多新手就卡住了——LFM不是改一个参数就能出来的它要求瞬时频率随时间线性变化而且不是线性改频率控制字那么简单。这篇就围绕Xilinx的DDS Compiler IP核完整讲清楚单频和LFM两种模式怎么实现、参数怎么算、仿真怎么验证以及我实际调板子时踩过哪些坑。这篇内容适合三类人刚入门FPGA、第一次接触DDS IP的用DDS做信号源但只会配单频的以及做雷达/通信系统需要自己生成Chirp信号的。整个过程基于Vivado环境展开但原理同样适用于其他厂家的DDS IP。1. 开局先理思路FPGA里用DDS IP做信号发生器的核心逻辑1.1 DDS的工作原理就是数字域“赶表盘”直接数字频率合成Direct Digital SynthesizerDDS的核心思想其实特别朴素。你想象一个圆形的表盘表盘边缘刻着正弦波一个周期的幅值每来一个时钟脉冲指针就走一步指针指向的数值就是这一时刻的输出。这个“走一步”的角度增量就是频率控制字Frequency Tuning WordFTW。增量越大指针转一圈的时间越短输出频率越高增量越小输出频率越低。这个“表盘”在FPGA里就是一块ROM查找表存放一个周期正弦波的采样值那个“走指针”的模块叫相位累加器。输出频率和参数的关系就一条公式[ f_{out} \frac{f_{clk} \times FTW}{2^N} ]其中N是相位累加器的位宽f_clk是工作时钟。这个N直接决定了频率分辨率[ \Delta f \frac{f_{clk}}{2^N} ]举个例子100MHz时钟32位累加器分辨率大约0.023Hz这对于绝大多数应用来说已经完全够用了这也是DDS在数字频率合成里优势明显的原因——频率切换极快、分辨率高、相位连续。1.2 单频和线性调频的数学本质差异单频信号在DDS里的实现就是让FTW保持一个固定值相位累加器匀速向前走输出的正弦波频率恒定。这时的相位随时间线性增加[ \varphi(t) 2\pi f_0 t ]而线性调频信号Chirp的瞬时频率是随时间线性变化的设起始频率为f0终止频率为f1扫频时间为T则[ f(t) f_0 \frac{f_1 - f_0}{T}t ]瞬时频率的积分就是瞬时相位[ \varphi(t) 2\pi\left(f_0 t \frac{f_1 - f_0}{2T}t^2\right) ]注意这个二次项相位随时间按平方规律增长。对应到DDS的数字域就是相位累加器的步进——频率控制字——需要随时间线性增加。也就是说单频是FTW固定不变LFM是FTW按固定斜率线性递增。明白了这一点后面配置IP和写代码的方向就清晰了。1.3 为什么直接选用Xilinx的DDS Compiler IP核有朋友可能会说DDS原理这么简单我自己用Verilog写一个相位累加器加ROM查找表不就完了当然可以两三百行代码的事。但实际工程里我还是强烈推荐用Xilinx的DDS Compiler IP核原因有几点第一查找表优化过。自己做ROM查找表如果只用相位的高16位做地址ROM深度就是65536占用大量Block RAM资源IP核内部会利用正弦波的对称性把存储量压到四分之一还能加上抖动dithering技术来提升无杂散动态范围SFDR这些细节自己写代码很难做到位。第二接口现成。DDS Compiler内置了AXI4-Stream接口支持频率控制字和相位偏移的动态配置后续做LFM、扫频、相位调制都非常方便。第三仿真模型完善。IP核生成的时候会附带行为级仿真模型可以直接配合AXI总线做功能验证不用自己搭复杂的测试模型。2. 关键参数怎么配影响输出质量的几个硬指标用DDS IP前一定要先把几个核心参数想清楚否则写代码写到一半才发现配置不对返工很痛苦。2.1 相位累加器位宽和频率分辨率的关系打开DDS Compiler配置界面第一个要设置的就是System Clock即DDS的工作时钟频率。接着是Number of Channels一般选1。最关键的是在“Parameter Selection”里选择系统参数还是硬件参数。我习惯选“Hardware Parameters”直接指定Phase Width相位累加器位宽和Output Width输出数据位宽。提示相位累加器位宽决定了频率分辨率不是越高越好。32位在100MHz时钟下能到0.02Hz级别对于绝大多数信号源需求已经绰绰有余。位宽越大虽然精度越高但动态配置频率控制字时数据位宽也变大接口占用资源变多综合频率也会受影响。在实际工程里除非要做极低频率、极高精度的信号源否则32位相位累加器是通用选择兼顾精度和资源。2.2 SFDR和无杂散动态范围那些事SFDRSpurious-Free Dynamic Range是DDS最重要的性能指标之一它衡量的是输出频谱中最大杂散分量与主信号之间的功率差。FPGA里没有实际DAC这里的SFDR主要受相位截断和幅度量化误差影响。理想情况下查找表地址位宽每增加1位SFDR提升大约6dB。Xilinx DDS Compiler配置界面里会让你选择“Output Frequency”或者“SFDR”一般选目标SFDR比如80dB或90dBIP会自动算出需要多少位的相位截断。需要注意配置成90dB以上时ROM资源会明显增大如果后面接了外部DAC芯片还要综合看DAC的实际性能不必盲目追求过高SFDR。2.3 输出位宽与数据格式的选择Output Width指输出正弦波的幅度量化位数常见选择16位。输出位数越高幅度量化噪声越小但也就意味着后级的处理位宽都要跟着提。DDS Compiler的数据输出格式有两种有符号数和无符号数。一般建议选有符号数Twos complement这样后级做数字下变频、混频、FFT分析时不需要再做符号转换。默认情况下IP在输出端会加TLAST、TVALID等AXI信号如果只是一路连续数据流这些信号可以不用管直接把TDATA引脚接出去就行。2.4 动态调频的关键S_AXIS_CONFIG配置接口要实现LFM绕不开动态配置频率控制字。DDS Compiler的配置方式有三种固定模式Fixed、可编程模式Programmable、以及流式模式Streaming。固定模式在编译前就定死了FTW无法动态改频只适合单频输出可编程和流式模式都会引出S_AXIS_CONFIG接口这才是LFM的正确打开方式。S_AXIS_CONFIG接口的数据格式要注意TDATA的位宽等于相位累加器位宽加相位偏移位宽具体排列是高位是相位偏移Phase Offset低位是频率控制字Phase Increment。比如32位累加器、16位相位偏移那TDATA就是48位高16位是相位偏移低32位是频率字。这个排列顺序搞反了输出波形就会变得奇奇怪怪——最常见的就是频率对不上、波形乱跳。3. 实操Vivado里把DDS IP跑起来配置参数说清楚了直接进Vivado操作。我用的版本是Vivado 2020.2DDS Compiler对应的版本是6.0界面可能有细微差异但总体逻辑一致。3.1 工程创建与IP例化在IP Catalog里搜“DDS Compiler”双击打开。配置界面有几个关键地方System Clock填100MHz代表DDS工作时钟频率。Parameter Selection选“Hardware Parameters”。Phase Width32。Output Width16。Output Selection选“Sine”或者“Sine and Cosine”看需求。雷达系统经常需要正交双路信号直接选同时输出正余弦最方便。Phase Increment Programmability选“Programmable”这样S_AXIS_CONFIG接口才会出现。在“Detailed Implementation”页里还可以勾选“Dither”选项对SFDR有好处建议开启。另外要留意IP核给你算出来的Spurious Free Dynamic Range值如果发现比预期低说明相位截断位数不够需要返回调整。生成IP后在Sources窗口可以看到例化模板复制到自己的顶层模块即可。3.2 单频信号生成的Verilog例程先写最简单的单频。假设100MHz时钟需要输出10MHz正弦波频率控制字计算如下[ FTW \frac{10\text{MHz} \times 2^{32}}{100\text{MHz}} 429496730 \approx \text{0x1999999A} ]需要注意的是这个公式算出来的结果要取整。如果取整误差导致的频率偏差无法接受可以通过提高相位累加器位宽来改善。单频模式下如果用的“Programmable”配置接口有一个很隐蔽的坑S_AXIS_CONFIG的TVALID信号不能永远拉低否则IP不会采样你给过去的FTW。正确做法是上电复位后把配置数据放在TDATA上然后把TVALID拉高至少一个周期再拉低让IP完成一次配置握手。module dds_single_tone( input wire clk, input wire rst_n, output wire [15:0] sine_out, output wire [15:0] cosine_out ); localparam [31:0] FTW 32h1999_999A; // 10MHz 100MHz reg [47:0] config_r; reg valid_r; reg send_done; always (posedge clk or negedge rst_n) begin if (!rst_n) begin config_r 48d0; valid_r 1b0; send_done 1b0; end else if (!send_done) begin config_r {16d0, FTW}; // 高16位相位偏移0低32位频率控制字 valid_r 1b1; send_done 1b1; end else begin valid_r 1b0; end end dds_compiler_0 u_dds( .aclk (clk), .s_axis_config_tvalid (valid_r), .s_axis_config_tdata (config_r), .m_axis_data_tdata ({cosine_out, sine_out}), // 取决于IP配置顺序 .m_axis_data_tvalid (), .m_axis_phase_tvalid (), .m_axis_phase_tdata () ); endmodule有一点要注意当Output Selection同时选“Sine and Cosine”时M_AXIS_DATA的TDATA是“高16位余弦低16位正弦”还是相反要看IP核生成时的引脚定义。Vivado的DDS Compiler一般是“高通道在前”多通道时尤其明显。如果仿真发现正弦和余弦信号对调了直接改一下取位顺序就行不影响功能。3.3 LFM线性调频信号的三种实现方式LFM的实现方式我梳理下来基本就三种各有适用场景第一种用S_AXIS_CONFIG动态累加FTW。这是最直观的方式在FPGA里写一个累加器每个时钟周期或每个采样周期让FTW加上一个固定步进STEP然后送给DDS的配置接口模拟FTW线性增长。注意这里控制的是FTW的变化斜率即频率变化率。第二种把DDS配成“Phase Increment”可编程模式利用内部Phase Accumulator自动做相位累加。这种方式是通过改变“Phase Increment”寄存器的方式工作的本质上和第一种是一个意思只是把累加器的活交给了IP核内部。第三种直接计算瞬时频率字每隔N个时钟周期更新一次FTW。这种方式适合扫频时间比较长、单点频率字更新不需要每周期都变的场景。把扫频时间分成M段每段计算好对应FTW用状态机或者ROM存起来按顺序喂给配置接口。这种方式最可控但灵活性差一点适合固定指标的LFM发生器。实际做雷达Chirp信号时我几乎都用第一种方式理由就一个——扫频连续、相位连续频谱干净。FTW步进STEP的计算是关键。假设需要从f0扫到f1扫频时间为T系统时钟为f_clk相位累加器位宽为N那么[ STEP \frac{(f_1 - f_0) \times 2^N}{f_{clk}^2 \times T} ]注意这里分子分母的量纲f_clk²是时钟频率的平方单位是Hz²而T是秒乘起来才能和分子的Hz×2^N约掉。如果STEP是小数怎么办这种情况在实际工程中常见。比如100MHz时钟、32位累加器扫频10MHz到20MHz扫频时间1ms算出来STEP大约是一千多左右的小数。这时候要先把STEP取整再把余数的累积误差通过一个小累加器小数累加器来消除原理类似DDS的频率分辨率只是这个累加器是给FTW补偿的。如果不做这一步扫频终点频率会有固定偏移有时差个几十kHz在雷达测距里误差就大了。module dds_lfm( input wire clk, input wire rst_n, output wire [15:0] sine_out, output wire [15:0] cosine_out ); localparam [31:0] F0_WORD 32h1999_999A; // 起始频率10MHz localparam [31:0] F1_WORD 32h3333_3333; // 终止频率20MHz localparam [31:0] STEP (F1_WORD - F0_WORD) / 32d1024; // 扫频段数 reg [31:0] fword; reg [15:0] scan_cnt; reg [47:0] config_r; reg cfg_valid; always (posedge clk or negedge rst_n) begin if (!rst_n) begin fword F0_WORD; scan_cnt 16d0; config_r 48d0; cfg_valid 1b0; end else begin if (scan_cnt 16d1024) begin scan_cnt scan_cnt 16d1; fword fword STEP; config_r {16d0, fword STEP}; cfg_valid 1b1; // 保持持续更新实际中可加tdest握手 end else begin // 扫频结束,保持末频输出 config_r {16d0, F1_WORD}; cfg_valid 1b1; end end end dds_compiler_0 u_dds( .aclk (clk), .s_axis_config_tvalid (cfg_valid), .s_axis_config_tdata (config_r), .m_axis_data_tdata ({cosine_out, sine_out}), .m_axis_data_tvalid (), .m_axis_phase_tvalid (), .m_axis_phase_tdata () ); endmodule上面这个例子有点粗糙实际里STEP的计算不是简单除整这么简单。最好的做法是用上面的公式算完STEP后把STEP设成整数再用一个余数累加器做补偿扫频曲线才精确。另外这里扫频结束之后我让FTW保持不变也就是输出停在20MHz。实际项目中扫频结束后很多时候要关断输出这个可以根据项目具体需求来处理。3.4 仿真验证与结果判读代码写完直接跑行为仿真。先说单频的仿真testbench里产生100MHz时钟复位释放后观察M_AXIS_DATA的波形。如果IP配置的是“Sine and Cosine”双通道输出你会看到sine_out和cosine_out两条相位差90度的正弦波。用光标量一下周期10MHz信号的周期应该是100ns。LFM仿真里肉眼观察波形只能看到频率逐渐变密但具体扫频斜率是否准确很难判断。更严谨的做法是把输出数据写进文本文件再导入MATLAB或Python做时频分析。Vivado的仿真模型里用$fopen和$fwrite可以方便地导出。短时傅里叶变换STFT能看到一条斜线斜线的斜率就是扫频斜率对照设计指标就能判断是否正确。4. 踩坑实录常见问题与排查技巧最后这部分是我实际调板子、调仿真过程中积累的教训可以说每一条都是真金白银换来的。4.1 频率控制字算对了但输出频率不对这个问题出现过好几次。第一反应就是检查位宽。DDS Compiler的TDATA位宽是相位偏移位宽加上频率控制字位宽如果相位偏移是16位、频率控制字是32位TDATA总位宽就是48位可TDATA位宽写成了32位导致频率字被截断输出频率自然不对。另一个高频原因s_axis_config_tvalid时序不正确。配置接口是AXI4-Stream握手机制如果TVALID在TDATA变化前就提前拉高IP会在拿握手的那个时钟上升沿抓到不是最新数据的值。强烈建议手动拉高TVALID的同时确认TDATA已经稳定至少一个周期。现象可能原因排查方法输出全0复位一直有效或TVALID从未拉高检查复位信号和TVALID波形输出频率与预期差很多TDATA位宽/拼接顺序错误核对IP接口定义的TDATA排列频率不稳定、偶尔跳变配置握手时序不满足检查TVALID/TDATA是否建立保持足够输出波形幅度异常输出位宽截断错误检查M_AXIS_DATA取位范围4.2 输出波形杂散严重SFDR不达标的常见原因有三个第一Dither没有打开相位截断的周期性误差导致明显的杂散峰第二后级处理数据位宽不够比如DDS自己输出了16位数据你后级只取了高8位量化噪声会被放大好几dB第三查找表地址位宽不足这就要回到IP配置里增大“Phase Width”或目标SFDR参数。不过没必要在FPGA里追求太夸张的SFDR实际信号链里DAC、放大器、阻抗不匹配等因素对SFDR的影响往往比DDS本身大得多。我一般的判断标准是DDS输出的SFDR比系统需求高出10dB左右就够了把资源留给后级。4.3 仿真正常但上板后LFM频率变化曲线不对仿真跑得好好的下载到板子上就不对了这个坑踩得非常多。首先查DDS的输入时钟是否有抖动。DDS对时钟频率非常敏感如果你用MMCM/PLL生成的时钟要确认时钟频率设置和实际一致。更隐蔽的问题是复位信号——很多开发板的复位是异步的且复位释放时如果恰好赶上DDS内部状态机在握手的边沿可能导致IP初始化失败。4.4 扫频曲线的“阶梯感”用第一种动态累加FTW的方式做LFM时如果每次配置的STEP太大瞬时频率的变化就会呈现明显的阶梯状表现出来就是时频图上不是一条平滑斜线而是一级一级的台阶。这是因为FTW更新是离散的每个更新点之间的瞬时频率是恒定的。要减小这个台阶效应方法有两个一是减小FTW步进让频率变化更细腻这要求STEP尽量小但太小会导致扫频时间变长二是提高DDS的工作时钟让频率字的更新周期更短。实在不行就用第二种方式让IP内部的相位累加器自己处理相位连续累加比外部手写累加更平滑。4.5 仿真数据量太大卡到怀疑人生LFM扫频时间动辄几百微秒甚至毫秒级行为仿真按1ns时间精度去跑数据量是天文数字。我踩过这个坑之后现在的做法是先缩短扫频时间做原理验证。比如实际需求是1ms的Chirp仿真时缩短到100us先把功能逻辑调通确认波形趋势正确再跑一次完整时长的仿真做最终验证。这样既保证验证充分又不会把时间全耗在仿真上。另外仿真过程中把DDS输出数据用$fwrite实时写入文本在仿真的同时生成数据文件等仿真结束再做STFT分析比直接在波形窗口里肉眼看波形要高效得多。最后再分享一个小技巧做LFM的DDS时很多人忽略了一个细节DDS输出的是数字域正弦波的采样值它本身不含“扫频起始时刻”的信息。如果你想把LFM的扫频零点精确对齐到外部触发信号上建议用IP核的S_AXIS_PHASE端口做一个相位同步。在触发信号到来时把相位偏移清零同时让FTW从初始值开始递增这样每次触发的扫频起点都是同一个相位多帧累加/平均处理时才不会产生相位跳变。这一点在雷达回波处理和相参积累里非常关键不少工程师就是栽在这个不起眼的“起始相位对齐”上。DDS IP做单频和LFM本质上就是把一个数学公式映射到数字电路上。公式弄明白了、配置对上了、握手信号别搞错剩下就是水磨工夫的调试。上面这些内容是我在实际项目里踩坑踩出来的经验完整走完一遍流程后你会发现FPGA做信号源这条路其实很宽——遇到不会的就翻Xilinx的PG141文档再不行就跑仿真加看波形问题总能定位出来的。本文还有配套的精品资源点击获取
