1. 从一个“没信号”的调试现场说起如果你正在调试一块MIPI屏幕或者在做FPGA采集MIPI摄像头的项目大概率遇到过这样的场景上电之后屏幕一片漆黑示波器探头搭上去时钟通道有波形数据通道却安静得像没通电一样。你翻遍手册确认了Lane数量、速率、时序参数甚至换了两块屏问题依旧。这时候十有八九是LPLow Power状态切换出了问题。MIPI LP RX说白了就是接收端对MIPI总线上低压状态信号的接收与解析。MIPI D-PHY的物理层并不是一直跑在高速模式下的它在高速数据传输HS和低压状态LP之间来回切换。LP模式用来传控制命令、进入/退出高速模式的握手信号以及一些低速的状态信息。接收端如果对LP信号的识别出了问题整个链路就建立不起来后面的HS数据再漂亮也没用。这个内容适合谁看嵌入式驱动工程师、FPGA逻辑设计者、硬件调试人员以及所有被MIPI“没信号”折磨过的人。我会从LP RX的电气特性讲起拆解它的状态机逻辑给出可落地的调试步骤最后分享几个我在实际项目中踩过的坑。不管你是用现成的MIPI控制器IP还是打算在FPGA里自己撸一个LP RX接收逻辑这些内容都能直接参考。2. MIPI D-PHY的LP模式到底在干什么2.1 LP与HS的分工逻辑MIPI D-PHY的物理层定义了两种传输模式HSHigh Speed和LPLow Power。HS模式用于大批量数据的突发传输速率可以跑到每lane几个GbpsLP模式则用于低速的控制和状态信令速率通常在10Mbps以下。为什么要搞两套模式核心原因是功耗。HS模式的驱动器需要持续消耗较大的电流来维持高速信号的摆幅和边沿而LP模式采用低压摆幅、低驱动能力的设计静态功耗极低。对于移动设备来说屏幕和摄像头不可能一直全速跑大部分时间处于待机或低速控制状态LP模式的存在让整个系统的平均功耗降了一个数量级。从接收端RX的角度看LP RX要做的就是在总线处于LP状态时正确识别出LP-00、LP-01、LP-10、LP-11这四种线路状态并根据状态跳变序列判断出对方想干什么——是要进入HS模式了还是要发一个触发命令或者只是保持空闲。2.2 四种LP线路状态与电平定义MIPI D-PHY的每个lane由两根线组成Dp和Dn。LP模式下这两根线各自有高电平和低电平两种状态组合起来就是四种状态名称Dp电平Dn电平含义LP-00低低差分0常用于HS进入序列的起始LP-01低高差分1的反相LP-10高低差分1LP-11高高空闲态Stop State这里要注意一个容易混淆的点LP-11是两根线都为高这在差分信号里并不是一个有效的差分状态而是一个共模状态。接收端检测到LP-11就知道总线处于空闲可以准备接收HS突发了。LP模式的电平标准通常是0到1.2V具体阈值取决于PHY的供电和设计。接收端的输入缓冲器需要在这个电压范围内正确判决高低电平同时要能承受HS模式下的高速差分摆幅而不损坏。2.3 LP RX在协议栈中的位置从协议栈来看MIPI D-PHY之上是CSI摄像头串行接口或DSI显示串行接口再往上是应用层的像素数据或命令。LP RX属于D-PHY物理层的一部分它不关心上层传的是图像还是命令只负责把总线上的LP状态变化翻译成数字逻辑能处理的信号。在典型的MIPI控制器里LP RX模块的输出包括当前LP状态编码、状态跳变检测信号、以及用于HS进入检测的序列识别结果。这些信号送给协议层的状态机由状态机决定下一步是启动HS接收还是响应LP命令。如果你在FPGA里自己实现LP RX需要做的就是用LVDS或普通CMOS输入缓冲器接收Dp/Dn然后通过采样和滤波输出稳定的LP状态编码。听起来简单但实际做起来采样时钟的选择、毛刺滤除、以及HS/LP切换时的瞬态处理都是坑。3. LP RX的核心状态机与序列识别3.1 HS进入序列从LP-11到LP-00MIPI D-PHY规定从LP模式进入HS模式必须经过一个固定的序列LP-11 → LP-01 → LP-00。这个序列在Dp和Dn上表现为首先总线处于LP-11空闲然后Dp保持高Dn拉低进入LP-01接着Dp拉低Dn保持低进入LP-00在LP-00状态持续一段时间后发送端启动HS驱动器总线进入HS模式接收端的LP RX需要检测到这个序列并产生一个“HS进入请求”信号。这个检测不能太灵敏否则总线上的毛刺会被误判为HS进入也不能太迟钝否则会错过发送端的HS突发。实际实现中通常会对LP状态进行多次采样确认状态稳定后才更新输出。比如用100MHz的采样时钟对LP信号采样连续采到8个相同的状态才认为状态有效。这样既能滤除毛刺又能保证在LP状态持续时间内完成检测。3.2 HS退出序列从HS到LP-11HS数据传输结束后发送端会停止HS驱动总线回到LP模式。接收端需要检测到HS突发的结束并重新进入LP状态监测。HS退出的过程是发送端在HS数据流的最后发送一个同步序列然后关闭HS驱动器总线通过终端电阻被拉回到LP-11。接收端的HS接收器检测到信号幅度下降到LP阈值以下就认为HS传输结束然后LP RX重新接管总线监测。这里有一个关键点HS和LP的接收器通常是分开的。HS接收器是高带宽的差分放大器LP接收器是低带宽的CMOS比较器。两者之间的切换需要一定的时间如果切换太慢可能会错过LP-11的建立如果切换太快HS的残余信号可能会被LP接收器误判。3.3 状态机实现的关键细节一个典型的LP RX状态机可以用以下几个状态来描述IDLE总线处于LP-11等待状态变化LP_01_DET检测到LP-01准备进入HSLP_00_DET检测到LP-00确认HS进入序列HS_ACTIVEHS模式LP RX暂停监测HS_EXITHS结束等待总线回到LP-11状态跳转的条件需要结合采样计数和超时机制。比如从IDLE到LP_01_DET需要连续采样到LP-01状态达到一定次数从LP_00_DET到HS_ACTIVE需要在LP-00持续一定时间后确认。注意不同厂商的MIPI PHY对LP状态的采样时钟要求不同。有些PHY要求采样时钟至少是LP状态最短持续时间的4倍以上否则可能漏检。设计前一定要查PHY的 datasheet。4. 电气特性与信号完整性要点4.1 LP接收器的输入阈值LP接收器的输入阈值通常设置为VIL和VIH两个电平。以1.2V LP模式为例VIL一般在0.3V左右VIH在0.9V左右。接收器在这个范围内要有足够的噪声容限同时要能承受HS模式下的差分摆幅通常200mV到400mV。这里有一个常见问题如果LP接收器的阈值设置不当在HS和LP切换的瞬态过程中可能会产生错误的LP状态输出。比如HS差分信号在衰减过程中Dp和Dn的电压可能同时经过LP阈值区域导致接收器输出短暂的LP-00或LP-11被状态机误判。解决方法是给LP RX加一个“HS屏蔽”信号。当HS接收器检测到有效信号时强制LP RX的输出保持在上一个稳定状态直到HS结束。这个屏蔽信号的时序需要仔细调整太早会漏掉HS退出后的第一个LP状态太晚会把HS的残余信号引入LP状态机。4.2 走线阻抗与终端匹配MIPI D-PHY的HS模式要求差分阻抗100欧姆LP模式对阻抗的要求相对宽松但走线仍然需要保持一定的对称性。如果Dp和Dn的走线长度差异太大LP状态的跳变时间会不一致导致接收端采样到中间状态。在实际PCB设计中LP信号的走线通常和HS信号共用同一对差分线。这意味着LP接收器需要在高频走线上工作走线的寄生电容和电感会影响LP信号的边沿。如果走线太长或过孔太多LP信号的上升时间可能变慢导致接收端采样错误。我的经验是LP信号的走线尽量短过孔数量控制在2个以内差分对内的长度匹配控制在5mil以内。如果条件允许在接收端加一个小的RC滤波可以改善LP信号的边沿质量。4.3 共模电压与地弹LP-11状态是Dp和Dn同时为高这时候两根线的共模电压就是LP的高电平。如果发送端和接收端的地电位不一致共模电压会偏移可能导致接收端把LP-11误判为LP-01或LP-10。地弹问题在多lane系统中尤其明显。当多个lane同时从HS切换到LP时地平面上的瞬态电流会引起地电位波动影响LP接收器的判决。缓解方法包括增加地过孔、使用差分接收器而不是单端接收器、以及在LP接收器前加共模滤波。5. FPGA实现LP RX的实操步骤5.1 输入缓冲与电平转换在FPGA上实现LP RX第一步是把MIPI的LP信号接入FPGA的IO。MIPI LP电平通常是1.2V而FPGA的IO bank可能供电在1.8V或3.3V需要电平转换。常用的方案是用LVDS输入缓冲器。LVDS的共模电压范围通常在0.2V到2.2V可以覆盖MIPI LP的1.2V共模。但LVDS缓冲器的差分阈值是固定的对于LP-11这种共模状态LVDS缓冲器的输出可能不确定。更稳妥的方案是用两个单端CMOS输入缓冲器分别接收Dp和Dn然后在FPGA内部做逻辑组合。这样LP-11就是两个输入都为高LP-00就是两个输入都为低逻辑清晰。缺点是单端输入的抗噪能力不如差分需要在PCB上做好匹配和滤波。5.2 采样时钟与数字滤波LP RX的采样时钟选择很关键。采样太快功耗高而且可能采到毛刺采样太慢可能漏掉短时间的LP状态。MIPI D-PHY规定LP状态的最短持续时间是50ns对于典型速率。为了可靠检测采样周期应该小于25ns也就是采样时钟至少40MHz。实际项目中我通常用100MHz的采样时钟这样每个LP状态至少能采到5个点。数字滤波的实现很简单用一个移位寄存器对采样值进行移位只有当连续N个采样值相同时才更新LP状态输出。N的选择需要权衡N太大响应慢N太小滤波效果差。对于100MHz采样时钟N4到8是比较合适的范围。// 简单的LP状态滤波逻辑 reg [2:0] lp_dp_shift, lp_dn_shift; always (posedge clk) begin lp_dp_shift {lp_dp_shift[1:0], lp_dp_in}; lp_dn_shift {lp_dn_shift[1:0], lp_dn_in}; end wire lp_dp_stable (lp_dp_shift 3b111) || (lp_dp_shift 3b000); wire lp_dn_stable (lp_dn_shift 3b111) || (lp_dn_shift 3b000);5.3 状态机编码与序列检测LP RX的状态机可以用一段简单的Verilog或VHDL实现。核心是检测LP-11 → LP-01 → LP-00的序列并输出HS进入请求。localparam IDLE 2b00; localparam LP01 2b01; localparam LP00 2b10; localparam HS 2b11; reg [1:0] state, next_state; reg hs_req; always (posedge clk or negedge rst_n) begin if (!rst_n) state IDLE; else state next_state; end always (*) begin next_state state; hs_req 0; case (state) IDLE: if (lp_state 2b01) next_state LP01; LP01: if (lp_state 2b00) next_state LP00; else if (lp_state 2b11) next_state IDLE; LP00: begin hs_req 1; next_state HS; end HS: if (hs_done) next_state IDLE; endcase end这段代码的关键是LP01状态的超时处理如果进入LP01后没有在预期时间内看到LP00就回到IDLE避免误判。5.4 与HS接收器的协同LP RX和HS RX的协同是FPGA实现中最容易出问题的地方。HS接收器通常是一个高速SerDes或LVDS接收器它的输出是高速串行数据。LP RX需要在HS期间“闭嘴”否则它的输出会干扰协议层的状态机。协同信号包括hs_activeHS接收器有效、hs_doneHS传输结束、以及lp_rx_enableLP RX使能。时序上hs_active拉高后LP RX应该立即停止更新状态输出hs_done拉高后LP RX需要等待一个短暂的延迟通常几十纳秒等总线稳定在LP-11后再恢复监测。实操心得我见过不少项目在HS结束后立即让LP RX工作结果因为总线还没完全回到LP-11LP RX误判为LP-00触发了错误的HS进入请求。加一个可配置的延迟计数器问题就解决了。6. 常见问题与排查技巧实录6.1 屏幕没信号从LP RX角度排查MIPI屏调试没信号很多人第一反应是HS数据有问题其实LP RX的问题更常见。排查顺序应该是测LP-11上电后用示波器测Dp和Dn确认是否都为高。如果不是检查发送端是否正常上电、复位是否完成。测HS进入序列在发送端发起显示刷新时抓Dp和Dn的波形看是否有LP-11 → LP-01 → LP-00的序列。如果没有发送端的DSI控制器可能没有正确配置。测LP RX输出如果FPGA里有LP RX逻辑用ILA或逻辑分析仪抓LP状态输出看是否跟随总线变化。如果不跟随检查采样时钟和输入缓冲。6.2 LP状态抖动导致误触发LP状态在跳变过程中会有短暂的中间状态如果采样时钟正好采到中间状态可能导致状态机误触发。典型现象是HS传输正常但偶尔会多出一次HS进入请求导致数据错位。解决方法有两个一是增加数字滤波的深度二是给状态机加超时机制。比如从IDLE到LP01后如果LP01持续时间超过预期就强制回到IDLE。这个超时值可以根据LP状态的最长持续时间来设定。6.3 HS/LP切换时的信号完整性问题HS和LP切换时总线的阻抗和终端会发生变化。如果PCB设计不当切换瞬间会产生反射导致LP接收器误判。我遇到过一个案例FPGA采集MIPI摄像头HS数据正常但每次HS结束后LP RX都会误报一次LP-00。后来用示波器抓波形发现HS结束后总线没有直接回到LP-11而是先过冲到一个中间电平再慢慢稳定。LP RX的采样时钟正好采到了这个中间电平。解决方案是在LP RX的输入前加一个简单的RC低通滤波截止频率设置在LP信号带宽的2倍左右。这样既能滤除HS残余又不影响LP信号的边沿。6.4 多lane系统的lane间偏斜多lane MIPI系统中各lane的LP状态应该同步变化。如果lane间偏斜太大LP RX可能在不同时间检测到不同lane的状态变化导致状态机混乱。排查方法是同时抓多个lane的LP信号测量它们的状态跳变时间差。如果偏斜超过LP状态持续时间的1/4就需要调整PCB走线或增加lane间同步逻辑。问题现象可能原因排查方法解决措施屏幕完全没信号LP-11未建立测Dp/Dn上电电平检查发送端供电和复位偶尔花屏LP状态误触发抓LP RX状态输出增加滤波深度或超时HS结束后误报总线瞬态测HS结束波形加RC滤波或延迟多lane不同步lane间偏斜测各lane跳变时间调整走线或加同步7. 几个容易忽略的细节LP RX的调试工具很重要。除了示波器逻辑分析仪是必备的。抓LP信号时采样率至少要200MS/s否则可能漏掉窄脉冲。如果条件允许用带MIPI D-PHY解码功能的协议分析仪可以直接看到LP状态序列省去手动解码的麻烦。关于LP RX的功耗很多人不关注但在电池供电的嵌入式设备里LP RX的静态功耗直接影响待机时间。LP接收器如果一直开着即使总线处于LP-11也会有静态电流。优化方法是在确认总线长时间处于LP-11后把LP接收器切换到低功耗模式只保留一个极低功耗的唤醒检测电路。最后说一个我在实际项目中总结的小技巧LP RX的状态机复位后不要立即开始监测而是先等待一段时间确认总线稳定在LP-11后再使能。这个等待时间通常是1微秒左右。这样做可以避免上电过程中的总线毛刺触发误判。
1. 从一个“没信号”的调试现场说起如果你正在调试一块MIPI屏幕或者在做FPGA采集MIPI摄像头的项目大概率遇到过这样的场景上电之后屏幕一片漆黑示波器探头搭上去时钟通道有波形数据通道却安静得像没通电一样。你翻遍手册确认了Lane数量、速率、时序参数甚至换了两块屏问题依旧。这时候十有八九是LPLow Power状态切换出了问题。MIPI LP RX说白了就是接收端对MIPI总线上低压状态信号的接收与解析。MIPI D-PHY的物理层并不是一直跑在高速模式下的它在高速数据传输HS和低压状态LP之间来回切换。LP模式用来传控制命令、进入/退出高速模式的握手信号以及一些低速的状态信息。接收端如果对LP信号的识别出了问题整个链路就建立不起来后面的HS数据再漂亮也没用。这个内容适合谁看嵌入式驱动工程师、FPGA逻辑设计者、硬件调试人员以及所有被MIPI“没信号”折磨过的人。我会从LP RX的电气特性讲起拆解它的状态机逻辑给出可落地的调试步骤最后分享几个我在实际项目中踩过的坑。不管你是用现成的MIPI控制器IP还是打算在FPGA里自己撸一个LP RX接收逻辑这些内容都能直接参考。2. MIPI D-PHY的LP模式到底在干什么2.1 LP与HS的分工逻辑MIPI D-PHY的物理层定义了两种传输模式HSHigh Speed和LPLow Power。HS模式用于大批量数据的突发传输速率可以跑到每lane几个GbpsLP模式则用于低速的控制和状态信令速率通常在10Mbps以下。为什么要搞两套模式核心原因是功耗。HS模式的驱动器需要持续消耗较大的电流来维持高速信号的摆幅和边沿而LP模式采用低压摆幅、低驱动能力的设计静态功耗极低。对于移动设备来说屏幕和摄像头不可能一直全速跑大部分时间处于待机或低速控制状态LP模式的存在让整个系统的平均功耗降了一个数量级。从接收端RX的角度看LP RX要做的就是在总线处于LP状态时正确识别出LP-00、LP-01、LP-10、LP-11这四种线路状态并根据状态跳变序列判断出对方想干什么——是要进入HS模式了还是要发一个触发命令或者只是保持空闲。2.2 四种LP线路状态与电平定义MIPI D-PHY的每个lane由两根线组成Dp和Dn。LP模式下这两根线各自有高电平和低电平两种状态组合起来就是四种状态名称Dp电平Dn电平含义LP-00低低差分0常用于HS进入序列的起始LP-01低高差分1的反相LP-10高低差分1LP-11高高空闲态Stop State这里要注意一个容易混淆的点LP-11是两根线都为高这在差分信号里并不是一个有效的差分状态而是一个共模状态。接收端检测到LP-11就知道总线处于空闲可以准备接收HS突发了。LP模式的电平标准通常是0到1.2V具体阈值取决于PHY的供电和设计。接收端的输入缓冲器需要在这个电压范围内正确判决高低电平同时要能承受HS模式下的高速差分摆幅而不损坏。2.3 LP RX在协议栈中的位置从协议栈来看MIPI D-PHY之上是CSI摄像头串行接口或DSI显示串行接口再往上是应用层的像素数据或命令。LP RX属于D-PHY物理层的一部分它不关心上层传的是图像还是命令只负责把总线上的LP状态变化翻译成数字逻辑能处理的信号。在典型的MIPI控制器里LP RX模块的输出包括当前LP状态编码、状态跳变检测信号、以及用于HS进入检测的序列识别结果。这些信号送给协议层的状态机由状态机决定下一步是启动HS接收还是响应LP命令。如果你在FPGA里自己实现LP RX需要做的就是用LVDS或普通CMOS输入缓冲器接收Dp/Dn然后通过采样和滤波输出稳定的LP状态编码。听起来简单但实际做起来采样时钟的选择、毛刺滤除、以及HS/LP切换时的瞬态处理都是坑。3. LP RX的核心状态机与序列识别3.1 HS进入序列从LP-11到LP-00MIPI D-PHY规定从LP模式进入HS模式必须经过一个固定的序列LP-11 → LP-01 → LP-00。这个序列在Dp和Dn上表现为首先总线处于LP-11空闲然后Dp保持高Dn拉低进入LP-01接着Dp拉低Dn保持低进入LP-00在LP-00状态持续一段时间后发送端启动HS驱动器总线进入HS模式接收端的LP RX需要检测到这个序列并产生一个“HS进入请求”信号。这个检测不能太灵敏否则总线上的毛刺会被误判为HS进入也不能太迟钝否则会错过发送端的HS突发。实际实现中通常会对LP状态进行多次采样确认状态稳定后才更新输出。比如用100MHz的采样时钟对LP信号采样连续采到8个相同的状态才认为状态有效。这样既能滤除毛刺又能保证在LP状态持续时间内完成检测。3.2 HS退出序列从HS到LP-11HS数据传输结束后发送端会停止HS驱动总线回到LP模式。接收端需要检测到HS突发的结束并重新进入LP状态监测。HS退出的过程是发送端在HS数据流的最后发送一个同步序列然后关闭HS驱动器总线通过终端电阻被拉回到LP-11。接收端的HS接收器检测到信号幅度下降到LP阈值以下就认为HS传输结束然后LP RX重新接管总线监测。这里有一个关键点HS和LP的接收器通常是分开的。HS接收器是高带宽的差分放大器LP接收器是低带宽的CMOS比较器。两者之间的切换需要一定的时间如果切换太慢可能会错过LP-11的建立如果切换太快HS的残余信号可能会被LP接收器误判。3.3 状态机实现的关键细节一个典型的LP RX状态机可以用以下几个状态来描述IDLE总线处于LP-11等待状态变化LP_01_DET检测到LP-01准备进入HSLP_00_DET检测到LP-00确认HS进入序列HS_ACTIVEHS模式LP RX暂停监测HS_EXITHS结束等待总线回到LP-11状态跳转的条件需要结合采样计数和超时机制。比如从IDLE到LP_01_DET需要连续采样到LP-01状态达到一定次数从LP_00_DET到HS_ACTIVE需要在LP-00持续一定时间后确认。注意不同厂商的MIPI PHY对LP状态的采样时钟要求不同。有些PHY要求采样时钟至少是LP状态最短持续时间的4倍以上否则可能漏检。设计前一定要查PHY的 datasheet。4. 电气特性与信号完整性要点4.1 LP接收器的输入阈值LP接收器的输入阈值通常设置为VIL和VIH两个电平。以1.2V LP模式为例VIL一般在0.3V左右VIH在0.9V左右。接收器在这个范围内要有足够的噪声容限同时要能承受HS模式下的差分摆幅通常200mV到400mV。这里有一个常见问题如果LP接收器的阈值设置不当在HS和LP切换的瞬态过程中可能会产生错误的LP状态输出。比如HS差分信号在衰减过程中Dp和Dn的电压可能同时经过LP阈值区域导致接收器输出短暂的LP-00或LP-11被状态机误判。解决方法是给LP RX加一个“HS屏蔽”信号。当HS接收器检测到有效信号时强制LP RX的输出保持在上一个稳定状态直到HS结束。这个屏蔽信号的时序需要仔细调整太早会漏掉HS退出后的第一个LP状态太晚会把HS的残余信号引入LP状态机。4.2 走线阻抗与终端匹配MIPI D-PHY的HS模式要求差分阻抗100欧姆LP模式对阻抗的要求相对宽松但走线仍然需要保持一定的对称性。如果Dp和Dn的走线长度差异太大LP状态的跳变时间会不一致导致接收端采样到中间状态。在实际PCB设计中LP信号的走线通常和HS信号共用同一对差分线。这意味着LP接收器需要在高频走线上工作走线的寄生电容和电感会影响LP信号的边沿。如果走线太长或过孔太多LP信号的上升时间可能变慢导致接收端采样错误。我的经验是LP信号的走线尽量短过孔数量控制在2个以内差分对内的长度匹配控制在5mil以内。如果条件允许在接收端加一个小的RC滤波可以改善LP信号的边沿质量。4.3 共模电压与地弹LP-11状态是Dp和Dn同时为高这时候两根线的共模电压就是LP的高电平。如果发送端和接收端的地电位不一致共模电压会偏移可能导致接收端把LP-11误判为LP-01或LP-10。地弹问题在多lane系统中尤其明显。当多个lane同时从HS切换到LP时地平面上的瞬态电流会引起地电位波动影响LP接收器的判决。缓解方法包括增加地过孔、使用差分接收器而不是单端接收器、以及在LP接收器前加共模滤波。5. FPGA实现LP RX的实操步骤5.1 输入缓冲与电平转换在FPGA上实现LP RX第一步是把MIPI的LP信号接入FPGA的IO。MIPI LP电平通常是1.2V而FPGA的IO bank可能供电在1.8V或3.3V需要电平转换。常用的方案是用LVDS输入缓冲器。LVDS的共模电压范围通常在0.2V到2.2V可以覆盖MIPI LP的1.2V共模。但LVDS缓冲器的差分阈值是固定的对于LP-11这种共模状态LVDS缓冲器的输出可能不确定。更稳妥的方案是用两个单端CMOS输入缓冲器分别接收Dp和Dn然后在FPGA内部做逻辑组合。这样LP-11就是两个输入都为高LP-00就是两个输入都为低逻辑清晰。缺点是单端输入的抗噪能力不如差分需要在PCB上做好匹配和滤波。5.2 采样时钟与数字滤波LP RX的采样时钟选择很关键。采样太快功耗高而且可能采到毛刺采样太慢可能漏掉短时间的LP状态。MIPI D-PHY规定LP状态的最短持续时间是50ns对于典型速率。为了可靠检测采样周期应该小于25ns也就是采样时钟至少40MHz。实际项目中我通常用100MHz的采样时钟这样每个LP状态至少能采到5个点。数字滤波的实现很简单用一个移位寄存器对采样值进行移位只有当连续N个采样值相同时才更新LP状态输出。N的选择需要权衡N太大响应慢N太小滤波效果差。对于100MHz采样时钟N4到8是比较合适的范围。// 简单的LP状态滤波逻辑 reg [2:0] lp_dp_shift, lp_dn_shift; always (posedge clk) begin lp_dp_shift {lp_dp_shift[1:0], lp_dp_in}; lp_dn_shift {lp_dn_shift[1:0], lp_dn_in}; end wire lp_dp_stable (lp_dp_shift 3b111) || (lp_dp_shift 3b000); wire lp_dn_stable (lp_dn_shift 3b111) || (lp_dn_shift 3b000);5.3 状态机编码与序列检测LP RX的状态机可以用一段简单的Verilog或VHDL实现。核心是检测LP-11 → LP-01 → LP-00的序列并输出HS进入请求。localparam IDLE 2b00; localparam LP01 2b01; localparam LP00 2b10; localparam HS 2b11; reg [1:0] state, next_state; reg hs_req; always (posedge clk or negedge rst_n) begin if (!rst_n) state IDLE; else state next_state; end always (*) begin next_state state; hs_req 0; case (state) IDLE: if (lp_state 2b01) next_state LP01; LP01: if (lp_state 2b00) next_state LP00; else if (lp_state 2b11) next_state IDLE; LP00: begin hs_req 1; next_state HS; end HS: if (hs_done) next_state IDLE; endcase end这段代码的关键是LP01状态的超时处理如果进入LP01后没有在预期时间内看到LP00就回到IDLE避免误判。5.4 与HS接收器的协同LP RX和HS RX的协同是FPGA实现中最容易出问题的地方。HS接收器通常是一个高速SerDes或LVDS接收器它的输出是高速串行数据。LP RX需要在HS期间“闭嘴”否则它的输出会干扰协议层的状态机。协同信号包括hs_activeHS接收器有效、hs_doneHS传输结束、以及lp_rx_enableLP RX使能。时序上hs_active拉高后LP RX应该立即停止更新状态输出hs_done拉高后LP RX需要等待一个短暂的延迟通常几十纳秒等总线稳定在LP-11后再恢复监测。实操心得我见过不少项目在HS结束后立即让LP RX工作结果因为总线还没完全回到LP-11LP RX误判为LP-00触发了错误的HS进入请求。加一个可配置的延迟计数器问题就解决了。6. 常见问题与排查技巧实录6.1 屏幕没信号从LP RX角度排查MIPI屏调试没信号很多人第一反应是HS数据有问题其实LP RX的问题更常见。排查顺序应该是测LP-11上电后用示波器测Dp和Dn确认是否都为高。如果不是检查发送端是否正常上电、复位是否完成。测HS进入序列在发送端发起显示刷新时抓Dp和Dn的波形看是否有LP-11 → LP-01 → LP-00的序列。如果没有发送端的DSI控制器可能没有正确配置。测LP RX输出如果FPGA里有LP RX逻辑用ILA或逻辑分析仪抓LP状态输出看是否跟随总线变化。如果不跟随检查采样时钟和输入缓冲。6.2 LP状态抖动导致误触发LP状态在跳变过程中会有短暂的中间状态如果采样时钟正好采到中间状态可能导致状态机误触发。典型现象是HS传输正常但偶尔会多出一次HS进入请求导致数据错位。解决方法有两个一是增加数字滤波的深度二是给状态机加超时机制。比如从IDLE到LP01后如果LP01持续时间超过预期就强制回到IDLE。这个超时值可以根据LP状态的最长持续时间来设定。6.3 HS/LP切换时的信号完整性问题HS和LP切换时总线的阻抗和终端会发生变化。如果PCB设计不当切换瞬间会产生反射导致LP接收器误判。我遇到过一个案例FPGA采集MIPI摄像头HS数据正常但每次HS结束后LP RX都会误报一次LP-00。后来用示波器抓波形发现HS结束后总线没有直接回到LP-11而是先过冲到一个中间电平再慢慢稳定。LP RX的采样时钟正好采到了这个中间电平。解决方案是在LP RX的输入前加一个简单的RC低通滤波截止频率设置在LP信号带宽的2倍左右。这样既能滤除HS残余又不影响LP信号的边沿。6.4 多lane系统的lane间偏斜多lane MIPI系统中各lane的LP状态应该同步变化。如果lane间偏斜太大LP RX可能在不同时间检测到不同lane的状态变化导致状态机混乱。排查方法是同时抓多个lane的LP信号测量它们的状态跳变时间差。如果偏斜超过LP状态持续时间的1/4就需要调整PCB走线或增加lane间同步逻辑。问题现象可能原因排查方法解决措施屏幕完全没信号LP-11未建立测Dp/Dn上电电平检查发送端供电和复位偶尔花屏LP状态误触发抓LP RX状态输出增加滤波深度或超时HS结束后误报总线瞬态测HS结束波形加RC滤波或延迟多lane不同步lane间偏斜测各lane跳变时间调整走线或加同步7. 几个容易忽略的细节LP RX的调试工具很重要。除了示波器逻辑分析仪是必备的。抓LP信号时采样率至少要200MS/s否则可能漏掉窄脉冲。如果条件允许用带MIPI D-PHY解码功能的协议分析仪可以直接看到LP状态序列省去手动解码的麻烦。关于LP RX的功耗很多人不关注但在电池供电的嵌入式设备里LP RX的静态功耗直接影响待机时间。LP接收器如果一直开着即使总线处于LP-11也会有静态电流。优化方法是在确认总线长时间处于LP-11后把LP接收器切换到低功耗模式只保留一个极低功耗的唤醒检测电路。最后说一个我在实际项目中总结的小技巧LP RX的状态机复位后不要立即开始监测而是先等待一段时间确认总线稳定在LP-11后再使能。这个等待时间通常是1微秒左右。这样做可以避免上电过程中的总线毛刺触发误判。
