前阵子有位同行问我做一款便携数据采集设备需要16位分辨率、几百Hz带宽到底该选SAR还是Delta-Sigma架构。我第一反应是先别急着翻型号手册先想清楚你愿不愿意用“时间”换“精度”。如果愿意Delta-Sigma ADC几乎是这一场景的最优解如果不愿意你大概率会被SAR的电容阵列、逐次比较逻辑和温度漂移问题折磨得不轻。这两类架构的本质差异其实就藏在“噪声整形”这四个字里。Delta-Sigma ADC是现代混合信号设计里应用最广的高精度ADC架构之一音频Codec、精密万用表、传感器采集、工业现场检测、医疗仪器前端几乎到处都有它的身影。它的核心思想说起来并不复杂先用一个位数很低的量化器甚至只有1bit以极高速度对输入采样再用负反馈环路把量化噪声“整形”到信号带宽之外最后用数字抽取滤波器把带外噪声滤掉留下的就是高分辨率数字输出。听起来很简单但里面牵涉的稳定性设计、时钟要求、数字滤波、DAC失配处理每个点都有一堆坑。这篇文章我会把从噪声整形到高精度这条链路完整讲一遍重点解释“为什么这样做”“怎么估算参数”“实际调试会踩哪些坑”。1. 为什么高精度ADC最终都选了Delta-Sigma1.1 量化噪声才是精度的真正天花板任何ADC的本质都是把连续变化的模拟电压映射到一组有限数字码上。映射过程中不可避免地会产生舍入误差这就是量化噪声。对理想N位ADC来说输入满幅正弦信号时理论信噪比SNR满足一个著名公式SNR 6.02N 1.76 dB16位就是约98dB20位就是约122dB。公式看起来简单工程上难就难在怎么让这个理论值真正落地。想要提高位数NSAR架构每增加一位就要多一组电容阵列和比较周期电容匹配精度、比较器失调、温度系数都会一路累积16位以上的SAR基本离不开后台校准和复杂误差修正。Flash架构更直接N位需要2^N-1个比较器做到12位就需要4095个比较器功耗和面积直接就爆炸了。所以在奈奎斯特ADC这条路上硬堆位数成本增长速度快得惊人。那Delta-Sigma走的是另一条路我不追求单次转换的绝对精细而是把大量粗略的转换结果通过数字处理“平均”出高精度。这个思路翻译成工程语言就是“用速度换分辨率”。1.2 过采样只是第一步还远远不够如果只是简单地把采样率提高量化噪声总量不变但会被摊分到更宽的频率范围里。信号带宽固定为fb采样率fs越高落在带内的噪声越少。定义过采样率OSR fs / (2 × fb)带内量化噪声功率会随OSR增加线性下降信噪比每翻一倍OSR提高3dB相当于多了0.5位有效位数。这个收益确实有但效率太低——就算把OSR从1抬到64SNR也只提升了约9dB等效1.5位。纯靠过采样做到16位需要OSR接近4000调制器时钟会高到完全不可接受。所以真正让Delta-Sigma ADC登上高精度宝座的关键动作不是过采样本身而是过采样基础上的“噪声整形”。它能把本来均匀分布的量化噪声能量重新分配压到低频段之外这才是质变。2. 噪声整形把量化噪声从带内赶到带外2.1 一阶调制器的基本结构和工作直觉先从一个最简单的一阶Delta-Sigma调制器入手。它的结构可以这样看输入信号先与反馈信号相减进入一个积分器积分器的输出送到1bit比较器比较器输出就是数字码流同时这个码流经过一个1bit DAC反馈回输入端。文字上描述有点绕但工作机理其实很直观。1bit比较器只能输出两个电平代表Vref和-Vref。负反馈环路会自动调整输出脉冲的密度让输出序列的长时间平均值逼近输入电压。输入信号大输出高电平的密度就高输入信号小低电平时间就长。这个过程本质上和PWM密度调制很像只是循环频率更高、反馈结构也更巧妙。这里有个特别重要的点这个环路对输入信号来说是个低通回路信号能顺利通过但对量化误差来说它等效为高通回路。因为每次量化产生的误差会在下一个时钟周期被反馈回路尝试修正这种“先产生误差再修正”的动作相当于对误差序列做了一次差分运算低频分量被抵消高频分量被保留甚至放大。这就是“噪声整形”这个说法的物理来源。2.2 用z变换看一阶结构信号直通噪声被微分把上面的直觉写成数学表达式会更清楚。设输入为X(z)量化误差为E(z)采用1bit量化器并忽略量化器增益非线性可以推导出一阶Delta-Sigma调制器的输出Y(z) X(z) (1 - z⁻¹)E(z)这个式子信息量很大。第一项说明输入信号在理想情况下原样通过信号传递函数STF 1带内几乎没有群延迟和幅度失真。第二项里的(1 - z⁻¹)就是噪声传递函数NTF。在低频段|1 - z⁻¹|非常小直流附近甚至为零在高频段它逐渐变大最大到2。所以量化噪声被压到了低频之外低频带内留下的噪声大幅减少。换一个更直观的说发噪声整形就像是把房间里均匀撒开的灰尘用吸尘器往墙角赶中间区域变干净了墙角虽然更脏但那是后面可以“清理”的区域。后面的数字抽取滤波器就是那个负责把墙角灰尘彻底扫出去的保洁员。2.3 整形后的SNR到底怎么算很多资料讲到这里就停了但搞工程的不能只停留在概念上得知道噪声整形之后信噪比究竟改善了多少。我们假设量化噪声功率为Δ²/12Δ是量化器阶距信号功率按满幅正弦算为Δ²/8。对于一阶调制器NTF在低频段约等于2πf/fs。把它代入带内噪声积分得到带内残余噪声功率Pn ≈ (π²/36) × Δ² / OSR³因此一阶调制器的信噪比近似为SNR ≈ 10log10(9/(2π²)) 30log10(OSR) ≈ -3.4 30log10(OSR) dB二阶调制器的NTF是(1 - z⁻¹)²带内噪声下降速度变成OSR⁵对应SNR ≈ -11.1 50log10(OSR) dB三阶调制器NTF是(1 - z⁻¹)³带内噪声按OSR⁷下降SNR ≈ -19.6 70log10(OSR) dB这些公式看着抽象列成表就清楚多了。以下都是理想情况下的理论值只用来体现趋势OSR一阶SNR (ENOB)二阶SNR (ENOB)三阶SNR (ENOB)3241.7dB (6.6bit)64.1dB (10.4bit)85.8dB (14.0bit)6450.8dB (8.1bit)79.2dB (12.9bit)106.8dB (17.5bit)12859.8dB (9.6bit)94.2dB (15.4bit)127.9dB (21.0bit)25668.8dB (11.1bit)109.3dB (17.9bit)149.0dB (24.5bit)这个表基本就是整个Delta-Sigma ADC的性能地图。每提高一阶调制器每翻一倍OSR带来的收益是一阶多1.5bit二阶多2.5bit三阶多3.5bit。所以实际芯片里音频应用常用二阶到四阶加OSR 64到256精密测量应用常用三阶到五阶加高OSR。注意这些计算都是理想模型。实际芯片还会被热噪声、时钟抖动、DAC失配、电源纹波和运放有限增益带宽拖累实测ENOB通常比理论值低2到4位方案设计时必须留出足够裕量。2.4 高阶调制器的收益和稳定性代价既然阶数越高整形效果越好为什么不直接上十阶答案是一个字稳。调制器的NTF在低频段对噪声压制很猛代价是高频段增益变大。一旦NTF峰值超过一定范围环路很容易进入不稳定状态输出会出现大幅周期性摆动SNR瞬间崩塌。工程上常用Lees rule约束设计即对二阶以上调制器NTF的无穷范数要控制在2以下多比特量化器可以稍微放宽到2.5左右。这意味着高阶调制器不是简单串联几个积分器就能用。实际设计时要通过系数缩放控制积分器内部节点摆幅避免运放饱和也要小心输入信号过载通常要把输入幅度限制在满幅以下3dB到6dB。为了兼顾稳定性和整形阶数业界还发展出MASH结构把多个一阶或二阶调制器级联再用数字消除电路把前级量化噪声抵消掉。MASH的优点是稳定但代价是对模拟电路失配非常敏感数字消除不完全时会在输出频谱里留下明显噪声泄漏。3. 从原理到系统关键模块选型与参数估算3.1 1bit还是多bit量化器位数怎么选初学者最容易纠结的问题就是Delta-Sigma ADC里到底用几位量化器。1bit量化器结构最简单输出只有±1两个电平反馈DAC天然线性不存在中间电平失配问题因此早期高精度Delta-Sigma几乎都是1bit方案。它的缺点是量化噪声大需要比较高的OSR或比较高的调制器阶数才能压下来而且在直流或低频小信号输入时输出序列容易出现周期性极限环频谱上表现为离散杂散尖峰这就是常说的“空闲音”。多bit量化器比如2到5bit一次量化能分辨多个电平量化噪声直接小很多同等SNR下对OSR和阶数要求更低稳定性裕度也更大这是高性能Delta-Sigma的主流选择。但它引入了新问题内部反馈DAC不再是两个电平而是一组开关电容或电流源单元单元之间的失配会直接变成带内谐波失真。解决思路是使用DWAData Weighted Averaging这类动态元件匹配技术用一个循环指针轮换选择DAC单元让每个单元被使用的次数尽量均衡把失配误差也整形到高频段。3.2 OSR、功耗和带宽的三角关系OSR不是越高越好。调制器采样率等于2 × OSR × fbOSR翻倍调制器时钟就翻倍开关电容电路的动态功耗基本跟着线性涨数字抽取滤波器的工作频率也要提高。所以在给定带内SNR目标的情况下合理的做法是优先提高调制器阶数再选择合适的OSR。举个例子音频应用目标带宽20kHz如果选三阶调制器和OSR 64内部调制器采样率就是2 × 64 × 20kHz 2.56MHz这个时钟对CMOS工艺来说很轻松功耗也合适。但如果带宽需求变成10MHz的中频数字化同样用三阶和OSR 64调制器采样率就要1.28GHz离散时间开关电容电路基本做不到了。这就是为什么高速宽带场景会转向连续时间Delta-Sigma调制器积分器用连续时间有源RC或Gm-C实现天然没有开关电容的建立时间限制还能靠环路滤波器低通特性顺便完成抗混叠滤波。3.3 数字抽取滤波器把信号从噪声堆里捞回来调制器输出的数字码流带内是有效信号加少量漏进来的整形噪声带外则是大量被推到高频的量化噪声。如果直接对码流降采样带外噪声会混叠回带内前面辛辛苦苦做的噪声整形就白费了。所以降采样之前必须先做数字低通滤波这个滤波器通常叫抽取滤波器。工程上最常用的是CIC滤波器结构是积分器、抽取器、梳状器三级级联。CIC的传递函数是H(z) ((1 - z⁻ᵈᵐ) / (1 - z⁻¹))ᴺ其中M是微分延迟N是级数D是抽取因子。CIC的好处是只用加法器和延迟单元就能实现硬件成本极低天然适合高速码流缺点是通过带内滚降比较明显阻带抑制也不是特别平坦所以CIC后面一般还要再接一个补偿FIR滤波器用来拉平通带纹波并提高阻带衰减。3.4 从需求反推参数的实际流程假设现在有个项目要求信号带宽2kHz目标有效位数ENOB不低于18bit可以接受一定的功耗。怎么快速确定方案先把18bit目标换成SNRSNR约为6.02 × 18 1.76 ≈ 110dB。如果选二阶调制器从表里看OSR需要到256才能勉强达到109dB余量不足不推荐选三阶调制器OSR 128的理论SNR约128dB即使实际打折掉10dB还有118dB余量够。于是可以初步确定三阶调制器 OSR 128。内部采样率就是2 × 128 × 2kHz 512kHz输出数据率4kSPS。这个组合在功耗和性能上是可行的。我再强调一句千万不要把理论SNR当成最终性能。设计裕量至少留10dB如果目标是18bit理论值建议做到120dB以上否则后期测试很可能会被某个非理想效应打得措手不及。4. 工程实践中的调试与避坑经验4.1 调制器不稳定最常见的翻车现场我自己第一次调Delta-Sigma ADC时遇到的现象是输出频谱底噪明显抬高带内SNR比仿真低了一大截信号码流里还间歇出现大幅周期摆动。后来查原因一个是输入信号幅度给得太足把第二级积分器推到了饱和区另一个是NTF峰值设计得太激进环路在工艺角偏移后直接失稳。排查这类问题建议按顺序看四点输入幅度是否超过满幅一半、积分器输出摆幅是否有余量、NTF峰值是否超过2、运放建立时间是否够。如果发现积分器饱和可以降低第一级积分器的增益系数把信号增益分一部分给后面级如果NTF峰值超标要降低环路增益或增加阻尼。这些调整会牺牲一部分理想SNR但换来了稳定实际性能反而更好。工程上叫“留稳定裕量”别舍不得。4.2 频谱里的杂散尖峰空闲音问题一阶Delta-Sigma调制器在输入信号接近直流或幅度极小时输出比特流会陷入周期性重复频谱上出现非常明显的离散尖峰。音频应用里尤其恶心底噪会随输入信号变化产生“沙沙”的变调感。解决思路有三个层面优先避免一阶结构至少用到二阶如果必须用一阶可以在比较器输入端注入很小的随机抖动信号把极限环打散采用多bit量化加DWA也能有效抑制空闲音。抖动注入幅度不能太大否则会直接抬高带内底噪一般设置为接近一个LSB的几分之一即可。这个方法我实测下来很有效效果类似数字通信里的dither本质上就是用一个低电平随机源破坏周期性。4.3 时钟抖动、电源噪声和测量误差离散时间Delta-Sigma ADC对时钟抖动相对不敏感因为采样电容在时钟边沿完成充电后信号就已经被“冻结”了。但连续时间Delta-Sigma ADC不一样反馈DAC的脉冲宽度直接受时钟抖动调制时钟抖动会通过DAC直接变成带内噪声所以连续时间方案对时钟源相噪要求非常高。电源噪声也会通过采样开关、比较器和运算放大器进入信号路径。我踩过一次坑数字抽取滤波器的时钟和模拟调制器用了同一个电源域结果抽取滤波器工作时的开关噪声直接耦合到模拟端SNR掉了大概5dB。后来把模拟电源和数字电源完全分开问题才消失。测试环节同样要小心测量SNR时输入信号源本身的THD往往比被测ADC还差测出来的结果其实是信号源的输入频率和采样率还必须满足相干采样关系否则频谱泄漏会严重污染SNR读数。4.4 测量SNR时容易忽视的细节工程测试里评估Delta-Sigma ADC不能只盯着“分辨率位数”看。正确的做法是看三个指标的组合ENOB、带内噪声密度、输出数据率。例如一块24bit标称分辨率的ADC如果带内ENOB只有18bit它的“24bit”更多是营销数字系统设计时不能按24bit去估算动态范围。具体测量时输入正弦频率尽量满足相干采样采样点数N取信号周期数的整数倍频谱分析要加合适的窗汉宁窗和Blackman-Harris窗都常用带宽要按实际数字滤波器截止频率来定义不要拿奈奎斯特频率计算。这样测出来的SNR、SFDR和THD才有可比性也才能真正反映芯片在应用中的表现。5. Delta-Sigma ADC的应用版图与选型思路5.1 精密测量仪器低频高精度的主战场万用表、称重仪表、热电偶采集、应变片测量这些场景信号本身频率很低但对分辨率和线性度要求极高Delta-Sigma ADC几乎是唯一合适的选择。选型时重点看有效分辨率、输出数据速率、片内数字滤波器的工频抑制能力。很多器件会把50Hz/60Hz陷波做到数字滤波器里配合OSR设置可以直接把工频干扰压到极低。5.2 音频与消费电子动态范围决定体验音频Codec、D类功放、智能音箱里的ADC和DAC内核基本都是Delta-Sigma结构。这里最看重动态范围和THDN20kHz带宽相对有限给OSR和调制器阶数留下了充足的余量用较低功耗实现110dB以上的动态范围是可行的。另一个容易被忽略的指标是带外噪声它会经过后续功率放大器放大后造成额外干扰设计时要在数字滤波器和模拟滤波之间做好平衡。5.3 工业与医疗场景线性度和抗干扰能力工业电流检测、PLC模拟输入、心电图机前端这类场景要求ADC无失码、ENOB高、线性度好同时能抵抗来自供电网络和电机驱动的强干扰。Delta-Sigma的过采样特性让它在抗混叠方面天然占优数字滤波器还能灵活配置陷波点用来精准压制特定频率的干扰。医疗应用还要额外关注输入偏置电流、共模抑制比和长期漂移这些指标往往比SNR更关键。我自己这几年做下来最大的感受是Delta-Sigma ADC不是“慢”的ADC而是“用时间换精度”的ADC。它能做到20bit以上的有效分辨率靠的不是变态的模拟精度而是聪明的反馈控制和数字信号处理。如果你正在做高精度采集链路的选型或调试建议把OSR、调制器阶数、ENOB和时钟需求四个参数先算清楚能把一半的坑都提前避开。最后再分享一个小技巧拿到一块新的Delta-Sigma ADC先别急着看数据手册里的SNR直接在目标带宽下测一遍带内噪声密度再算一遍ENOB你就会发现哪些指标是真实可用的哪些只是宣传上的漂亮数字。
前阵子有位同行问我做一款便携数据采集设备需要16位分辨率、几百Hz带宽到底该选SAR还是Delta-Sigma架构。我第一反应是先别急着翻型号手册先想清楚你愿不愿意用“时间”换“精度”。如果愿意Delta-Sigma ADC几乎是这一场景的最优解如果不愿意你大概率会被SAR的电容阵列、逐次比较逻辑和温度漂移问题折磨得不轻。这两类架构的本质差异其实就藏在“噪声整形”这四个字里。Delta-Sigma ADC是现代混合信号设计里应用最广的高精度ADC架构之一音频Codec、精密万用表、传感器采集、工业现场检测、医疗仪器前端几乎到处都有它的身影。它的核心思想说起来并不复杂先用一个位数很低的量化器甚至只有1bit以极高速度对输入采样再用负反馈环路把量化噪声“整形”到信号带宽之外最后用数字抽取滤波器把带外噪声滤掉留下的就是高分辨率数字输出。听起来很简单但里面牵涉的稳定性设计、时钟要求、数字滤波、DAC失配处理每个点都有一堆坑。这篇文章我会把从噪声整形到高精度这条链路完整讲一遍重点解释“为什么这样做”“怎么估算参数”“实际调试会踩哪些坑”。1. 为什么高精度ADC最终都选了Delta-Sigma1.1 量化噪声才是精度的真正天花板任何ADC的本质都是把连续变化的模拟电压映射到一组有限数字码上。映射过程中不可避免地会产生舍入误差这就是量化噪声。对理想N位ADC来说输入满幅正弦信号时理论信噪比SNR满足一个著名公式SNR 6.02N 1.76 dB16位就是约98dB20位就是约122dB。公式看起来简单工程上难就难在怎么让这个理论值真正落地。想要提高位数NSAR架构每增加一位就要多一组电容阵列和比较周期电容匹配精度、比较器失调、温度系数都会一路累积16位以上的SAR基本离不开后台校准和复杂误差修正。Flash架构更直接N位需要2^N-1个比较器做到12位就需要4095个比较器功耗和面积直接就爆炸了。所以在奈奎斯特ADC这条路上硬堆位数成本增长速度快得惊人。那Delta-Sigma走的是另一条路我不追求单次转换的绝对精细而是把大量粗略的转换结果通过数字处理“平均”出高精度。这个思路翻译成工程语言就是“用速度换分辨率”。1.2 过采样只是第一步还远远不够如果只是简单地把采样率提高量化噪声总量不变但会被摊分到更宽的频率范围里。信号带宽固定为fb采样率fs越高落在带内的噪声越少。定义过采样率OSR fs / (2 × fb)带内量化噪声功率会随OSR增加线性下降信噪比每翻一倍OSR提高3dB相当于多了0.5位有效位数。这个收益确实有但效率太低——就算把OSR从1抬到64SNR也只提升了约9dB等效1.5位。纯靠过采样做到16位需要OSR接近4000调制器时钟会高到完全不可接受。所以真正让Delta-Sigma ADC登上高精度宝座的关键动作不是过采样本身而是过采样基础上的“噪声整形”。它能把本来均匀分布的量化噪声能量重新分配压到低频段之外这才是质变。2. 噪声整形把量化噪声从带内赶到带外2.1 一阶调制器的基本结构和工作直觉先从一个最简单的一阶Delta-Sigma调制器入手。它的结构可以这样看输入信号先与反馈信号相减进入一个积分器积分器的输出送到1bit比较器比较器输出就是数字码流同时这个码流经过一个1bit DAC反馈回输入端。文字上描述有点绕但工作机理其实很直观。1bit比较器只能输出两个电平代表Vref和-Vref。负反馈环路会自动调整输出脉冲的密度让输出序列的长时间平均值逼近输入电压。输入信号大输出高电平的密度就高输入信号小低电平时间就长。这个过程本质上和PWM密度调制很像只是循环频率更高、反馈结构也更巧妙。这里有个特别重要的点这个环路对输入信号来说是个低通回路信号能顺利通过但对量化误差来说它等效为高通回路。因为每次量化产生的误差会在下一个时钟周期被反馈回路尝试修正这种“先产生误差再修正”的动作相当于对误差序列做了一次差分运算低频分量被抵消高频分量被保留甚至放大。这就是“噪声整形”这个说法的物理来源。2.2 用z变换看一阶结构信号直通噪声被微分把上面的直觉写成数学表达式会更清楚。设输入为X(z)量化误差为E(z)采用1bit量化器并忽略量化器增益非线性可以推导出一阶Delta-Sigma调制器的输出Y(z) X(z) (1 - z⁻¹)E(z)这个式子信息量很大。第一项说明输入信号在理想情况下原样通过信号传递函数STF 1带内几乎没有群延迟和幅度失真。第二项里的(1 - z⁻¹)就是噪声传递函数NTF。在低频段|1 - z⁻¹|非常小直流附近甚至为零在高频段它逐渐变大最大到2。所以量化噪声被压到了低频之外低频带内留下的噪声大幅减少。换一个更直观的说发噪声整形就像是把房间里均匀撒开的灰尘用吸尘器往墙角赶中间区域变干净了墙角虽然更脏但那是后面可以“清理”的区域。后面的数字抽取滤波器就是那个负责把墙角灰尘彻底扫出去的保洁员。2.3 整形后的SNR到底怎么算很多资料讲到这里就停了但搞工程的不能只停留在概念上得知道噪声整形之后信噪比究竟改善了多少。我们假设量化噪声功率为Δ²/12Δ是量化器阶距信号功率按满幅正弦算为Δ²/8。对于一阶调制器NTF在低频段约等于2πf/fs。把它代入带内噪声积分得到带内残余噪声功率Pn ≈ (π²/36) × Δ² / OSR³因此一阶调制器的信噪比近似为SNR ≈ 10log10(9/(2π²)) 30log10(OSR) ≈ -3.4 30log10(OSR) dB二阶调制器的NTF是(1 - z⁻¹)²带内噪声下降速度变成OSR⁵对应SNR ≈ -11.1 50log10(OSR) dB三阶调制器NTF是(1 - z⁻¹)³带内噪声按OSR⁷下降SNR ≈ -19.6 70log10(OSR) dB这些公式看着抽象列成表就清楚多了。以下都是理想情况下的理论值只用来体现趋势OSR一阶SNR (ENOB)二阶SNR (ENOB)三阶SNR (ENOB)3241.7dB (6.6bit)64.1dB (10.4bit)85.8dB (14.0bit)6450.8dB (8.1bit)79.2dB (12.9bit)106.8dB (17.5bit)12859.8dB (9.6bit)94.2dB (15.4bit)127.9dB (21.0bit)25668.8dB (11.1bit)109.3dB (17.9bit)149.0dB (24.5bit)这个表基本就是整个Delta-Sigma ADC的性能地图。每提高一阶调制器每翻一倍OSR带来的收益是一阶多1.5bit二阶多2.5bit三阶多3.5bit。所以实际芯片里音频应用常用二阶到四阶加OSR 64到256精密测量应用常用三阶到五阶加高OSR。注意这些计算都是理想模型。实际芯片还会被热噪声、时钟抖动、DAC失配、电源纹波和运放有限增益带宽拖累实测ENOB通常比理论值低2到4位方案设计时必须留出足够裕量。2.4 高阶调制器的收益和稳定性代价既然阶数越高整形效果越好为什么不直接上十阶答案是一个字稳。调制器的NTF在低频段对噪声压制很猛代价是高频段增益变大。一旦NTF峰值超过一定范围环路很容易进入不稳定状态输出会出现大幅周期性摆动SNR瞬间崩塌。工程上常用Lees rule约束设计即对二阶以上调制器NTF的无穷范数要控制在2以下多比特量化器可以稍微放宽到2.5左右。这意味着高阶调制器不是简单串联几个积分器就能用。实际设计时要通过系数缩放控制积分器内部节点摆幅避免运放饱和也要小心输入信号过载通常要把输入幅度限制在满幅以下3dB到6dB。为了兼顾稳定性和整形阶数业界还发展出MASH结构把多个一阶或二阶调制器级联再用数字消除电路把前级量化噪声抵消掉。MASH的优点是稳定但代价是对模拟电路失配非常敏感数字消除不完全时会在输出频谱里留下明显噪声泄漏。3. 从原理到系统关键模块选型与参数估算3.1 1bit还是多bit量化器位数怎么选初学者最容易纠结的问题就是Delta-Sigma ADC里到底用几位量化器。1bit量化器结构最简单输出只有±1两个电平反馈DAC天然线性不存在中间电平失配问题因此早期高精度Delta-Sigma几乎都是1bit方案。它的缺点是量化噪声大需要比较高的OSR或比较高的调制器阶数才能压下来而且在直流或低频小信号输入时输出序列容易出现周期性极限环频谱上表现为离散杂散尖峰这就是常说的“空闲音”。多bit量化器比如2到5bit一次量化能分辨多个电平量化噪声直接小很多同等SNR下对OSR和阶数要求更低稳定性裕度也更大这是高性能Delta-Sigma的主流选择。但它引入了新问题内部反馈DAC不再是两个电平而是一组开关电容或电流源单元单元之间的失配会直接变成带内谐波失真。解决思路是使用DWAData Weighted Averaging这类动态元件匹配技术用一个循环指针轮换选择DAC单元让每个单元被使用的次数尽量均衡把失配误差也整形到高频段。3.2 OSR、功耗和带宽的三角关系OSR不是越高越好。调制器采样率等于2 × OSR × fbOSR翻倍调制器时钟就翻倍开关电容电路的动态功耗基本跟着线性涨数字抽取滤波器的工作频率也要提高。所以在给定带内SNR目标的情况下合理的做法是优先提高调制器阶数再选择合适的OSR。举个例子音频应用目标带宽20kHz如果选三阶调制器和OSR 64内部调制器采样率就是2 × 64 × 20kHz 2.56MHz这个时钟对CMOS工艺来说很轻松功耗也合适。但如果带宽需求变成10MHz的中频数字化同样用三阶和OSR 64调制器采样率就要1.28GHz离散时间开关电容电路基本做不到了。这就是为什么高速宽带场景会转向连续时间Delta-Sigma调制器积分器用连续时间有源RC或Gm-C实现天然没有开关电容的建立时间限制还能靠环路滤波器低通特性顺便完成抗混叠滤波。3.3 数字抽取滤波器把信号从噪声堆里捞回来调制器输出的数字码流带内是有效信号加少量漏进来的整形噪声带外则是大量被推到高频的量化噪声。如果直接对码流降采样带外噪声会混叠回带内前面辛辛苦苦做的噪声整形就白费了。所以降采样之前必须先做数字低通滤波这个滤波器通常叫抽取滤波器。工程上最常用的是CIC滤波器结构是积分器、抽取器、梳状器三级级联。CIC的传递函数是H(z) ((1 - z⁻ᵈᵐ) / (1 - z⁻¹))ᴺ其中M是微分延迟N是级数D是抽取因子。CIC的好处是只用加法器和延迟单元就能实现硬件成本极低天然适合高速码流缺点是通过带内滚降比较明显阻带抑制也不是特别平坦所以CIC后面一般还要再接一个补偿FIR滤波器用来拉平通带纹波并提高阻带衰减。3.4 从需求反推参数的实际流程假设现在有个项目要求信号带宽2kHz目标有效位数ENOB不低于18bit可以接受一定的功耗。怎么快速确定方案先把18bit目标换成SNRSNR约为6.02 × 18 1.76 ≈ 110dB。如果选二阶调制器从表里看OSR需要到256才能勉强达到109dB余量不足不推荐选三阶调制器OSR 128的理论SNR约128dB即使实际打折掉10dB还有118dB余量够。于是可以初步确定三阶调制器 OSR 128。内部采样率就是2 × 128 × 2kHz 512kHz输出数据率4kSPS。这个组合在功耗和性能上是可行的。我再强调一句千万不要把理论SNR当成最终性能。设计裕量至少留10dB如果目标是18bit理论值建议做到120dB以上否则后期测试很可能会被某个非理想效应打得措手不及。4. 工程实践中的调试与避坑经验4.1 调制器不稳定最常见的翻车现场我自己第一次调Delta-Sigma ADC时遇到的现象是输出频谱底噪明显抬高带内SNR比仿真低了一大截信号码流里还间歇出现大幅周期摆动。后来查原因一个是输入信号幅度给得太足把第二级积分器推到了饱和区另一个是NTF峰值设计得太激进环路在工艺角偏移后直接失稳。排查这类问题建议按顺序看四点输入幅度是否超过满幅一半、积分器输出摆幅是否有余量、NTF峰值是否超过2、运放建立时间是否够。如果发现积分器饱和可以降低第一级积分器的增益系数把信号增益分一部分给后面级如果NTF峰值超标要降低环路增益或增加阻尼。这些调整会牺牲一部分理想SNR但换来了稳定实际性能反而更好。工程上叫“留稳定裕量”别舍不得。4.2 频谱里的杂散尖峰空闲音问题一阶Delta-Sigma调制器在输入信号接近直流或幅度极小时输出比特流会陷入周期性重复频谱上出现非常明显的离散尖峰。音频应用里尤其恶心底噪会随输入信号变化产生“沙沙”的变调感。解决思路有三个层面优先避免一阶结构至少用到二阶如果必须用一阶可以在比较器输入端注入很小的随机抖动信号把极限环打散采用多bit量化加DWA也能有效抑制空闲音。抖动注入幅度不能太大否则会直接抬高带内底噪一般设置为接近一个LSB的几分之一即可。这个方法我实测下来很有效效果类似数字通信里的dither本质上就是用一个低电平随机源破坏周期性。4.3 时钟抖动、电源噪声和测量误差离散时间Delta-Sigma ADC对时钟抖动相对不敏感因为采样电容在时钟边沿完成充电后信号就已经被“冻结”了。但连续时间Delta-Sigma ADC不一样反馈DAC的脉冲宽度直接受时钟抖动调制时钟抖动会通过DAC直接变成带内噪声所以连续时间方案对时钟源相噪要求非常高。电源噪声也会通过采样开关、比较器和运算放大器进入信号路径。我踩过一次坑数字抽取滤波器的时钟和模拟调制器用了同一个电源域结果抽取滤波器工作时的开关噪声直接耦合到模拟端SNR掉了大概5dB。后来把模拟电源和数字电源完全分开问题才消失。测试环节同样要小心测量SNR时输入信号源本身的THD往往比被测ADC还差测出来的结果其实是信号源的输入频率和采样率还必须满足相干采样关系否则频谱泄漏会严重污染SNR读数。4.4 测量SNR时容易忽视的细节工程测试里评估Delta-Sigma ADC不能只盯着“分辨率位数”看。正确的做法是看三个指标的组合ENOB、带内噪声密度、输出数据率。例如一块24bit标称分辨率的ADC如果带内ENOB只有18bit它的“24bit”更多是营销数字系统设计时不能按24bit去估算动态范围。具体测量时输入正弦频率尽量满足相干采样采样点数N取信号周期数的整数倍频谱分析要加合适的窗汉宁窗和Blackman-Harris窗都常用带宽要按实际数字滤波器截止频率来定义不要拿奈奎斯特频率计算。这样测出来的SNR、SFDR和THD才有可比性也才能真正反映芯片在应用中的表现。5. Delta-Sigma ADC的应用版图与选型思路5.1 精密测量仪器低频高精度的主战场万用表、称重仪表、热电偶采集、应变片测量这些场景信号本身频率很低但对分辨率和线性度要求极高Delta-Sigma ADC几乎是唯一合适的选择。选型时重点看有效分辨率、输出数据速率、片内数字滤波器的工频抑制能力。很多器件会把50Hz/60Hz陷波做到数字滤波器里配合OSR设置可以直接把工频干扰压到极低。5.2 音频与消费电子动态范围决定体验音频Codec、D类功放、智能音箱里的ADC和DAC内核基本都是Delta-Sigma结构。这里最看重动态范围和THDN20kHz带宽相对有限给OSR和调制器阶数留下了充足的余量用较低功耗实现110dB以上的动态范围是可行的。另一个容易被忽略的指标是带外噪声它会经过后续功率放大器放大后造成额外干扰设计时要在数字滤波器和模拟滤波之间做好平衡。5.3 工业与医疗场景线性度和抗干扰能力工业电流检测、PLC模拟输入、心电图机前端这类场景要求ADC无失码、ENOB高、线性度好同时能抵抗来自供电网络和电机驱动的强干扰。Delta-Sigma的过采样特性让它在抗混叠方面天然占优数字滤波器还能灵活配置陷波点用来精准压制特定频率的干扰。医疗应用还要额外关注输入偏置电流、共模抑制比和长期漂移这些指标往往比SNR更关键。我自己这几年做下来最大的感受是Delta-Sigma ADC不是“慢”的ADC而是“用时间换精度”的ADC。它能做到20bit以上的有效分辨率靠的不是变态的模拟精度而是聪明的反馈控制和数字信号处理。如果你正在做高精度采集链路的选型或调试建议把OSR、调制器阶数、ENOB和时钟需求四个参数先算清楚能把一半的坑都提前避开。最后再分享一个小技巧拿到一块新的Delta-Sigma ADC先别急着看数据手册里的SNR直接在目标带宽下测一遍带内噪声密度再算一遍ENOB你就会发现哪些指标是真实可用的哪些只是宣传上的漂亮数字。
