做硬件的人大都绕不开高速信号。USB、PCIe、以太网、DDR板子一旦跑到几百兆甚至Gbps级别Cadence Allegro里的差分对设置就是天天要打交道的活。我见过不少新同事抱着PCB设计教程啃了半天一上手画高速板Constraint Manager里飘红一片差分对拉不出线、DRC满屏报错、等长死活调不平整个人当场懵掉。这篇文章就把我这些年用Allegro设置差分对踩过的坑、帮别人排查过的错挑最典型、最容易反复出现的几种类型拿出来挨个拆解顺便把解决路径和排查思路都给你捋清楚新手可以直接照着对号入座。1. 差分对设置前先把这件事想明白1.1 差分对到底靠什么起作用差分信号不是简单地把两根线并排走就完事。它之所以抗干扰强、EMI低是因为正负两条线上的电流方向相反、幅值相等对外辐射相互抵消接收端看到的是两条线电压的差值。而“两条线并排走”这件事要想真正成立核心在于线宽和线距共同决定的耦合程度——也就是差分阻抗。所以你打开Allegro的Constraint Manager会看到差分对相关约束被拆得非常细Primary Line Width、Primary Gap、Neck Line Width、Neck Gap、Primary Tolerance等等。新手最常见的误区是只盯着线宽填数字或者把Gap当成普通Spacing规则顺手填一下完全没意识到差分阻抗是线宽和Gap联动的结果。表层100Ω差分叠层不同线宽和Gap组合差异巨大我曾经见过有人照搬网上一套参数叠层厚度完全不同做回来阻抗跑偏了30%以上。1.2 新手最容易犯的“规则错位”Allegro约束管理器分Physical和Spacing两套体系差分对的线宽和Gap属于Physical约束而两条差分线与周围其他网络的间距属于Spacing约束。很多新人会把“差分对内间距”和“差分对外间距”混在一起处理导致明明差分对内部Gap设置为8mil但Spacing规则里没设置Same Net Spacing结果DRC不断报错或者报错时你根本分不清是内部间距还是外部间距出了问题。再有一个容易出现的问题是分不清“差分对约束对象”到底挂在哪一层。Allegro支持按层设置线宽比如表层走线粗一些、内层细一些但很多新手只在默认的Default层设置里填了一次参数内层走线时差分约束完全不生效拉出来的线还是默认线宽。这个坑非常隐蔽因为你在Constraint Manager里看着规则好像已经设好了实际走线时根本没被应用。2. Constraint Manager里的几个致命错误2.1 线宽和间距填错了地方在Allegro的Constraint Manager里差分对的核心参数在Physical规则下的Differential Pair子项里设置。你需要进入Physical Constraint Set选中你正在使用的规则集比如默认的DEFAULT找到Differential Pair里面有几组关键参数Primary Line Width差分对主线段的目标线宽Primary Gap两条差分线内部的目标间距Neck Line Width差分对进入狭窄区域比如BGA扇出、过孔附近时的线宽Neck Gap和Neck线宽配套的间距Primary Tolerance差分对线宽的允许公差新手最容易犯的错是把Primary Gap填到了Spacing规则里或者只填了Primary Line Width但没填Primary GapAllegro默认按0处理于是拉差分线时两条线完全贴在一起DRC直接爆炸。注意Primary Gap是差分对内部两条线之间的间距它直接决定差分阻抗这个值必须结合叠层厚度、介电常数做过阻抗计算不能拍脑袋定。推荐用Polar SI9000或者其他叠层计算工具先算出匹配100Ω/90Ω/85Ω要求的线宽和Gap组合再回填到Allegro里。2.2 同组间距和组间间距被搞混很多新人在Spacing规则里找不到“差分对Gap”的填法原因在于Allegro把差分对内间距检查放在Same Net Spacing这个分类下面。我之前帮一个同事排查DRC报错屏幕上密密麻麻全是Diff Pair间距错误打开规则一看他只在Line to Line里改了全局间距完全没动Same Net Spacing分类下的Differential Pair内部间距设置。Spacing规则里真正需要关注的差分相关项有两块Same Net Spacing控制差分对内部两条线的最小间距一般设置为Primary Gap的值或略小Diff Pair与其他网络的间距在Line to Line、Line to Via等常规间距基础上可以单独约束差分对和其他网络的间距操作时选中Spacing Constraint Set进入Spacing模块在Same Net Spacing下面找到Differential Pair相关项把最小间距设置为Gap值以内这样差分线即使有局部靠近也不会直接触发错误。避免了这个问题之后DRC红色报错数量会肉眼可见地下降。2.3 约束建了却没分配网络规则建得再漂亮不挂到网络上等于白建。Allegro的规则分配有两种方式一种是把网络加入某个CSet约束集另一种是通过约束管理器最左侧树形结构里单击网络在右侧属性窗口指定Physical CSet和Spacing CSet。新手常犯的错是把CSet定义好后树形结构里网络太多了直接拖了一部分进去剩下一半网络用的还是默认规则。分配完之后一定做一次验证在Constraint Manager里选中目标网络看右侧属性里Physical Constraint Set和Spacing Constraint Set是否是你设置的规则集。另外别忘了Differential Pair本身也要挂在正确的约束集下否则差分对两端的网络一个走的是差分规则另一个走的是默认规则拉线时你根本拉不出真正的差分形态。3. 创建差分对时最常翻车的三个瞬间3.1 网络命名不规范自动配对失败在Allegro里创建差分对有几种方式最常用的是利用网络命名规则自动识别。如果你在原理图阶段就按规范命名比如USB_P和USB_N、SATA_TXP和SATA_TXN那么在Allegro里通过Logic菜单下的Assign Differential Pair进入对话框点Auto Setup它会把后缀带P/N的相邻网络自动配成差分对。现实情况往往是原理图阶段偷懒网络名随意起比如D1和D2、DATA_A和DATA_BAuto Setup完全无法识别。这种情况下你必须手动创建差分对。手动创建的坑在于选择网络时容易漏选或者选错尤其当相似命名的网络有好几对时比如有多路LVDS信号你很容易把LVDS0_P和LVDS1_N配到一起。我的建议是手动创建差分对时先在原理图或者Allegro的Net列表中把网络按名称排序一组一组地核对确保配对的两个网络一个是正端一个是负端且属于同一条总线。创建完成后用约束管理器里Differential Pair列表核对一遍每一对的网络名是否成对出现不要嫌麻烦这一步省下来的排查时间远超你花的时间。3.2 手动创建时把正负极性配反差分对是有极性的P和N配对不能颠倒。在Allegro创建差分对时对话框里会列出两个网络你需要把它们分别指定为Positive和Negative。这个指定直接影响后续走线时差分线的相位关系——如果极性反了布线上看不出问题但做仿真或实测时信号完整性完全不对接收端根本无法正确解析数据。我之前遇到过一个PCIe设计原理图和封装都没问题偏偏Allegro里差分对正负反了导致两根差分线被布线器交叉布线DRC不报错但SI仿真结果惨不忍睹。排查了很久才发现是创建差分对时点反了。所以每次创建完差分对都去Electrical Constraint Set里的Differential Pair查看一下正负标记是否符合预期。如果发现反了删除这组差分对重新创建即可不需要动原理图。3.3 网络被改动后差分关系静悄悄消失Allegro里有个特别坑的地方如果你在后期给某个网络改了名或者通过其他工具重新导入了网表已经创建的差分对关系可能会静默丢失。表现在界面上就是原来能拉的差分线现在突然变成单端走线布线工具里差分对布线选项变成灰色。这种问题最烦的地方在于它不报任何错误纯粹是“功能不见了”。排查方法也很简单打开Constraint Manager左侧切换到Differential Pair看你的差分对还在不在。如果确实丢失重新通过Assign Differential Pair把网络对重新定义一遍。要避免这个问题最好的办法是尽量在布局布线前把网络命名冻结不要在布线后期随意改名特别是涉及差分信号时。4. 布线阶段看得见的报错和看不见的隐患4.1 拉不出差分线的原因与对策新手第一次拉差分线时经常卡在第一步——选择了Route菜单下的差分对布线工具鼠标却显示一个禁止符号死活拉不出线来。这种情况九成原因是网络没有被正确定义为差分对或者你选了差分对布线工具但当前网络并没有被分配差分对属性。还有一成原因是约束没设置完整。Allegro差分布线需要至少设置Line Width和Gap两个参数缺一个都会导致布线工具罢工。你可以检查Physical Constraint Set里Differential Pair的Primary Line Width和Primary Gap是否都大于0并且确认这两个参数对应的单位是你预期的单位。我曾经遇到过十六六版本设置单位混乱Gap填了1000表示的是微米结果线距宽得离谱。还有另外一个情况你确实定义了差分对但没在约束管理器中把这个网络的Physical CSet切换成带差分参数的规则集导致布线时仍然认为该网络是普通单端网络。这种问题通过选中网络查看属性就知道不需要猜测。4.2 过孔附近间距被拉开阻抗突变差分线在换层时必定要经过过孔而过孔附近的焊盘往往比走线宽很多两条差分线如果要同时保持紧耦合就得在过孔区保持足够的间距。很多新手布线时只关注中间段的Gap到了过孔附近不由自主地把两条线分开形成所谓的“鸭子嘴”形态造成局部阻抗突变。在Allegro里处理这个问题的标准做法是给差分对设置Neck宽度和Neck Gap。一般的策略是Primary Gap用于绝大部分走线区域Neck参数用于过孔区域和BGA扇出区域。进入Physical规则集把Taper渐变下方的Neck Line Width和Neck Gap填好并且在布线时让Allegro自动使用Neck参数穿过过孔区域。操作上你可以手动切换到Neck模式或者让布线器在检测到空间不足时自动使用Neck值。还有个细节差分对两侧过孔的位置尽量对称。如果一对差分线的两个过孔距离差异过大两条线的长度差会被放大高频信号相位差就会超标。布线时可以在过孔前后各拉一小段完全等长的走线再进行整体的等长调整比后期用蛇形线救场简单得多。4.3 BGA扇出时差分对被“卡死”BGA封装密度高引脚间距小差分对要在BGA区域引出两根线并保持耦合是非常考验扇出策略的。常见错误是扇出时只考虑把单根线拉出来两根线分别走在不同层结果出了BGA区域后两根线间距被拉大到十几mil甚至更远耦合效果大打折扣。正确做法是在扇出阶段就为差分对规划好逃逸通道。Allegro里可以通过Route菜单下的Unsupported→Differential Pair Routing来做扇出也可以使用自动扇出工具先选中BGA器件设置好扇出方向、层和过孔类型软件会尽可能把相邻P/N引脚成对扇出到同一层相毗邻的位置。扇出完成后检查一下如果某些差分对的两根线没有走同层相邻位置手动调整其中一根线或者过孔位置尽量让它们保持一致。BGA内部接近中心位置的引脚因为空间受限往往无法做到同层相邻扇出这时可以考虑用相邻层比如走线层1和走线层2分别引出但此时要特别注意出线后的第一个过孔位置和层切换规则保持换层后的耦合状态。5. 等长调整与最终验收5.1 Relative Propagation Delay设置四大坑差分对内两条线的长度必须控制在一定差值内否则接收端采到的信号相位差会超过规格。Allegro通过Electrical Constraint Set里的Relative Propagation Delay来管控。这里新手踩坑的点非常集中。第一只给网络建了Match Group但没设置Target。Allegro需要一个基准网络作为长度目标。如果你没有指定Target等长规则等于没有生效DRC也不会给你任何长度报错。第二Delta和Tolerance设置错误Delta填成绝对长度而不是相对长度导致等长规则忽严忽松。第三Match Group里网络不全只把一对差分线的P端放进组里N端漏了调整时另一条线长度完全不受控。第四Range选项被忽略没有设置前后范围导致等长调整范围不受约束Allegro在走线时只盯着最长的那根线调整其他线被拉得歪七扭八。建议操作步骤是在Electrical Constraint Set里右键创建Match Group把需要等长的网络拖进去选取其中一条长度最接近期望值的网络作为Target然后填写Delta和Tolerance。对于差分对内等长Delta通常是0Tolerance根据实际速率可以放2mil到5mil对于整组差分对外等长则按照总线规范填写比如PCIe一般要求差分对内误差在5mil以内组间误差控制在20mil以内。5.2 等长调整工具用错模式Allegro提供两种等长调整工具单端线的Trombone手风琴和差分专用的滑动调整。很多新手调差分等长时顺手点开单端等长工具调出来的蛇形线不但浪费面积还容易造成差分期内的耦合不均匀。正确做法需要进入Route菜单下的调整走线工具在Options面板把调整模式切换到Differential Pair模式。在这个模式下Allegro会同时调整一条差分对的两根线并且尽量保持Gap不变。操作上先用鼠标点住需要调整的线段软件会实时显示当前两条线的长度差然后拖动到符合要求的位置松开即可。另一个容易忽视的点是蛇形线的拐角间距。Allegro的蛇形走线默认拐角之间保持最小间距但如果你希望在更紧凑的空间里塞进更多延迟可以修改Amplitude和Spacing参数来控制蛇形幅度和间距。记住蛇形线里面每段平行间距不要小于3倍线宽3W原则否则额外引入的串扰抵消了等长调整的好处。调整完成后用Display菜单下的Element选择一条差分线打开它的网络属性查看长度信息或者直接用Show Measure测量两条线到Target的差值。多测量几段不要只看一个点因为有时调整工具只处理了局部没有平滑整条线。5.3 验收不能只看长度很多新人调完等长软件里没有红色DRC就以为万事大吉。实际上差分对设置的最终验收要看几个维度差分对内部Gap是否稳定有没有局部被拉开或挤压差分对换层过孔位置是否对称蛇形调整段是否与其他网络间距足够整对差分线的参考平面是否完整有没有跨分割差分线离板边距离是否足够这些检查在Allegro里可以通过打开所有电气DRCAnalysis Modes里把Differential Pair相关检查全部打开来做。很多新人因为DRC选项里没勾选差分相关项目导致线间距不对也不报错。你需要在Setup→Constraints→Analysis Modes里确认Differential Pair、Same Net Spacing等检查项是Enable状态。我在实际项目里还会习惯在完成布线后单独给差分对区域做一次颜色高亮映射把所有差分对按颜色区分显示然后逐段目视检查Gap变化。虽然听起来原始但很多DRC查不出的耦合不均就是在这一步被发现的。6. 常见错误速查表与我的几点心得6.1 错误现象与处理方法对照表常见现象可能原因解决路径差分线拉不出来网络没有定义成差分对Logic→Assign Differential Pair重新创建差分线上DRC报Diff Pair间距Same Net Spacing未设置或设置值大于Gap在Spacing规则中设置Differential Pair内部最小间距差分线内两条线间距忽大忽小布线时没有锁定Gap或者约束未分配检查Physical规则中Primary Gap设置及网络属性等长DRC一直红Relative Propagation Delay缺Target或Match Group网络不全进ECSet补全Target和Tolerance蛇形线绕完DRC爆炸蛇形段间距违反3W或者Spacing规则调大蛇形间距参数或检查Spacing约束换层后差分阻抗乱过孔区没有使用Neck规则设置Neck Line Width和Neck Gap过孔区开启Taper修改网络后差分关系丢失网络变更导致Allegro差分属性重置重新Assign Differential Pair6.2 给新手的三个实操建议第一个建议是规则先行再谈布线。很多新手上来就想把手速练出来实际上Allegro里差分对设置的大多数问题都出在规则阶段。你把约束管理器里的Physical、Spacing、ECSet全部搞清楚填对了布线阶段能少走九成弯路。后续遇到问题也优先从规则侧排查而不是反复重布线。第二个建议是每一个项目固定一套差分参数模板。同样的100Ω差分在不同叠层、不同板厂工艺下线宽和Gap组合可能完全不同。但同一个项目内建议你把常用的几组差分约束表层100Ω、内层100Ω、表层90Ω等做成模板存下来下次直接套用省去大量重复计算时间。也方便团队协作时保持一致。第三个建议是千万别忽视Analysis Modes。我见过太多人的DRC报告干净得像白纸并不是板子没问题而是很多检查项被关掉了。尤其是差分对相关检查必须确认在Analysis Modes里被打开否则你设置的规则再多也是白搭。养成每次开工前检查一遍分析模式的好习惯比什么都强。差分对设置在Cadence Allegro里其实不复杂但细节非常多。回想我自己从新手走过来早期在Constraint Manager里迷路的时间比画板的时间还多。现在带人做项目我都要求先把规则检查一遍把差分对建好把DRC检查项全开再开始拉线。这套流程走顺了高速板设计里能省下大量返工时间。上面讲到的这些错误几乎每个项目都会遇到其中几个拿这篇文章当个排查手册直接对号入座去解决比盲试高效得多。
做硬件的人大都绕不开高速信号。USB、PCIe、以太网、DDR板子一旦跑到几百兆甚至Gbps级别Cadence Allegro里的差分对设置就是天天要打交道的活。我见过不少新同事抱着PCB设计教程啃了半天一上手画高速板Constraint Manager里飘红一片差分对拉不出线、DRC满屏报错、等长死活调不平整个人当场懵掉。这篇文章就把我这些年用Allegro设置差分对踩过的坑、帮别人排查过的错挑最典型、最容易反复出现的几种类型拿出来挨个拆解顺便把解决路径和排查思路都给你捋清楚新手可以直接照着对号入座。1. 差分对设置前先把这件事想明白1.1 差分对到底靠什么起作用差分信号不是简单地把两根线并排走就完事。它之所以抗干扰强、EMI低是因为正负两条线上的电流方向相反、幅值相等对外辐射相互抵消接收端看到的是两条线电压的差值。而“两条线并排走”这件事要想真正成立核心在于线宽和线距共同决定的耦合程度——也就是差分阻抗。所以你打开Allegro的Constraint Manager会看到差分对相关约束被拆得非常细Primary Line Width、Primary Gap、Neck Line Width、Neck Gap、Primary Tolerance等等。新手最常见的误区是只盯着线宽填数字或者把Gap当成普通Spacing规则顺手填一下完全没意识到差分阻抗是线宽和Gap联动的结果。表层100Ω差分叠层不同线宽和Gap组合差异巨大我曾经见过有人照搬网上一套参数叠层厚度完全不同做回来阻抗跑偏了30%以上。1.2 新手最容易犯的“规则错位”Allegro约束管理器分Physical和Spacing两套体系差分对的线宽和Gap属于Physical约束而两条差分线与周围其他网络的间距属于Spacing约束。很多新人会把“差分对内间距”和“差分对外间距”混在一起处理导致明明差分对内部Gap设置为8mil但Spacing规则里没设置Same Net Spacing结果DRC不断报错或者报错时你根本分不清是内部间距还是外部间距出了问题。再有一个容易出现的问题是分不清“差分对约束对象”到底挂在哪一层。Allegro支持按层设置线宽比如表层走线粗一些、内层细一些但很多新手只在默认的Default层设置里填了一次参数内层走线时差分约束完全不生效拉出来的线还是默认线宽。这个坑非常隐蔽因为你在Constraint Manager里看着规则好像已经设好了实际走线时根本没被应用。2. Constraint Manager里的几个致命错误2.1 线宽和间距填错了地方在Allegro的Constraint Manager里差分对的核心参数在Physical规则下的Differential Pair子项里设置。你需要进入Physical Constraint Set选中你正在使用的规则集比如默认的DEFAULT找到Differential Pair里面有几组关键参数Primary Line Width差分对主线段的目标线宽Primary Gap两条差分线内部的目标间距Neck Line Width差分对进入狭窄区域比如BGA扇出、过孔附近时的线宽Neck Gap和Neck线宽配套的间距Primary Tolerance差分对线宽的允许公差新手最容易犯的错是把Primary Gap填到了Spacing规则里或者只填了Primary Line Width但没填Primary GapAllegro默认按0处理于是拉差分线时两条线完全贴在一起DRC直接爆炸。注意Primary Gap是差分对内部两条线之间的间距它直接决定差分阻抗这个值必须结合叠层厚度、介电常数做过阻抗计算不能拍脑袋定。推荐用Polar SI9000或者其他叠层计算工具先算出匹配100Ω/90Ω/85Ω要求的线宽和Gap组合再回填到Allegro里。2.2 同组间距和组间间距被搞混很多新人在Spacing规则里找不到“差分对Gap”的填法原因在于Allegro把差分对内间距检查放在Same Net Spacing这个分类下面。我之前帮一个同事排查DRC报错屏幕上密密麻麻全是Diff Pair间距错误打开规则一看他只在Line to Line里改了全局间距完全没动Same Net Spacing分类下的Differential Pair内部间距设置。Spacing规则里真正需要关注的差分相关项有两块Same Net Spacing控制差分对内部两条线的最小间距一般设置为Primary Gap的值或略小Diff Pair与其他网络的间距在Line to Line、Line to Via等常规间距基础上可以单独约束差分对和其他网络的间距操作时选中Spacing Constraint Set进入Spacing模块在Same Net Spacing下面找到Differential Pair相关项把最小间距设置为Gap值以内这样差分线即使有局部靠近也不会直接触发错误。避免了这个问题之后DRC红色报错数量会肉眼可见地下降。2.3 约束建了却没分配网络规则建得再漂亮不挂到网络上等于白建。Allegro的规则分配有两种方式一种是把网络加入某个CSet约束集另一种是通过约束管理器最左侧树形结构里单击网络在右侧属性窗口指定Physical CSet和Spacing CSet。新手常犯的错是把CSet定义好后树形结构里网络太多了直接拖了一部分进去剩下一半网络用的还是默认规则。分配完之后一定做一次验证在Constraint Manager里选中目标网络看右侧属性里Physical Constraint Set和Spacing Constraint Set是否是你设置的规则集。另外别忘了Differential Pair本身也要挂在正确的约束集下否则差分对两端的网络一个走的是差分规则另一个走的是默认规则拉线时你根本拉不出真正的差分形态。3. 创建差分对时最常翻车的三个瞬间3.1 网络命名不规范自动配对失败在Allegro里创建差分对有几种方式最常用的是利用网络命名规则自动识别。如果你在原理图阶段就按规范命名比如USB_P和USB_N、SATA_TXP和SATA_TXN那么在Allegro里通过Logic菜单下的Assign Differential Pair进入对话框点Auto Setup它会把后缀带P/N的相邻网络自动配成差分对。现实情况往往是原理图阶段偷懒网络名随意起比如D1和D2、DATA_A和DATA_BAuto Setup完全无法识别。这种情况下你必须手动创建差分对。手动创建的坑在于选择网络时容易漏选或者选错尤其当相似命名的网络有好几对时比如有多路LVDS信号你很容易把LVDS0_P和LVDS1_N配到一起。我的建议是手动创建差分对时先在原理图或者Allegro的Net列表中把网络按名称排序一组一组地核对确保配对的两个网络一个是正端一个是负端且属于同一条总线。创建完成后用约束管理器里Differential Pair列表核对一遍每一对的网络名是否成对出现不要嫌麻烦这一步省下来的排查时间远超你花的时间。3.2 手动创建时把正负极性配反差分对是有极性的P和N配对不能颠倒。在Allegro创建差分对时对话框里会列出两个网络你需要把它们分别指定为Positive和Negative。这个指定直接影响后续走线时差分线的相位关系——如果极性反了布线上看不出问题但做仿真或实测时信号完整性完全不对接收端根本无法正确解析数据。我之前遇到过一个PCIe设计原理图和封装都没问题偏偏Allegro里差分对正负反了导致两根差分线被布线器交叉布线DRC不报错但SI仿真结果惨不忍睹。排查了很久才发现是创建差分对时点反了。所以每次创建完差分对都去Electrical Constraint Set里的Differential Pair查看一下正负标记是否符合预期。如果发现反了删除这组差分对重新创建即可不需要动原理图。3.3 网络被改动后差分关系静悄悄消失Allegro里有个特别坑的地方如果你在后期给某个网络改了名或者通过其他工具重新导入了网表已经创建的差分对关系可能会静默丢失。表现在界面上就是原来能拉的差分线现在突然变成单端走线布线工具里差分对布线选项变成灰色。这种问题最烦的地方在于它不报任何错误纯粹是“功能不见了”。排查方法也很简单打开Constraint Manager左侧切换到Differential Pair看你的差分对还在不在。如果确实丢失重新通过Assign Differential Pair把网络对重新定义一遍。要避免这个问题最好的办法是尽量在布局布线前把网络命名冻结不要在布线后期随意改名特别是涉及差分信号时。4. 布线阶段看得见的报错和看不见的隐患4.1 拉不出差分线的原因与对策新手第一次拉差分线时经常卡在第一步——选择了Route菜单下的差分对布线工具鼠标却显示一个禁止符号死活拉不出线来。这种情况九成原因是网络没有被正确定义为差分对或者你选了差分对布线工具但当前网络并没有被分配差分对属性。还有一成原因是约束没设置完整。Allegro差分布线需要至少设置Line Width和Gap两个参数缺一个都会导致布线工具罢工。你可以检查Physical Constraint Set里Differential Pair的Primary Line Width和Primary Gap是否都大于0并且确认这两个参数对应的单位是你预期的单位。我曾经遇到过十六六版本设置单位混乱Gap填了1000表示的是微米结果线距宽得离谱。还有另外一个情况你确实定义了差分对但没在约束管理器中把这个网络的Physical CSet切换成带差分参数的规则集导致布线时仍然认为该网络是普通单端网络。这种问题通过选中网络查看属性就知道不需要猜测。4.2 过孔附近间距被拉开阻抗突变差分线在换层时必定要经过过孔而过孔附近的焊盘往往比走线宽很多两条差分线如果要同时保持紧耦合就得在过孔区保持足够的间距。很多新手布线时只关注中间段的Gap到了过孔附近不由自主地把两条线分开形成所谓的“鸭子嘴”形态造成局部阻抗突变。在Allegro里处理这个问题的标准做法是给差分对设置Neck宽度和Neck Gap。一般的策略是Primary Gap用于绝大部分走线区域Neck参数用于过孔区域和BGA扇出区域。进入Physical规则集把Taper渐变下方的Neck Line Width和Neck Gap填好并且在布线时让Allegro自动使用Neck参数穿过过孔区域。操作上你可以手动切换到Neck模式或者让布线器在检测到空间不足时自动使用Neck值。还有个细节差分对两侧过孔的位置尽量对称。如果一对差分线的两个过孔距离差异过大两条线的长度差会被放大高频信号相位差就会超标。布线时可以在过孔前后各拉一小段完全等长的走线再进行整体的等长调整比后期用蛇形线救场简单得多。4.3 BGA扇出时差分对被“卡死”BGA封装密度高引脚间距小差分对要在BGA区域引出两根线并保持耦合是非常考验扇出策略的。常见错误是扇出时只考虑把单根线拉出来两根线分别走在不同层结果出了BGA区域后两根线间距被拉大到十几mil甚至更远耦合效果大打折扣。正确做法是在扇出阶段就为差分对规划好逃逸通道。Allegro里可以通过Route菜单下的Unsupported→Differential Pair Routing来做扇出也可以使用自动扇出工具先选中BGA器件设置好扇出方向、层和过孔类型软件会尽可能把相邻P/N引脚成对扇出到同一层相毗邻的位置。扇出完成后检查一下如果某些差分对的两根线没有走同层相邻位置手动调整其中一根线或者过孔位置尽量让它们保持一致。BGA内部接近中心位置的引脚因为空间受限往往无法做到同层相邻扇出这时可以考虑用相邻层比如走线层1和走线层2分别引出但此时要特别注意出线后的第一个过孔位置和层切换规则保持换层后的耦合状态。5. 等长调整与最终验收5.1 Relative Propagation Delay设置四大坑差分对内两条线的长度必须控制在一定差值内否则接收端采到的信号相位差会超过规格。Allegro通过Electrical Constraint Set里的Relative Propagation Delay来管控。这里新手踩坑的点非常集中。第一只给网络建了Match Group但没设置Target。Allegro需要一个基准网络作为长度目标。如果你没有指定Target等长规则等于没有生效DRC也不会给你任何长度报错。第二Delta和Tolerance设置错误Delta填成绝对长度而不是相对长度导致等长规则忽严忽松。第三Match Group里网络不全只把一对差分线的P端放进组里N端漏了调整时另一条线长度完全不受控。第四Range选项被忽略没有设置前后范围导致等长调整范围不受约束Allegro在走线时只盯着最长的那根线调整其他线被拉得歪七扭八。建议操作步骤是在Electrical Constraint Set里右键创建Match Group把需要等长的网络拖进去选取其中一条长度最接近期望值的网络作为Target然后填写Delta和Tolerance。对于差分对内等长Delta通常是0Tolerance根据实际速率可以放2mil到5mil对于整组差分对外等长则按照总线规范填写比如PCIe一般要求差分对内误差在5mil以内组间误差控制在20mil以内。5.2 等长调整工具用错模式Allegro提供两种等长调整工具单端线的Trombone手风琴和差分专用的滑动调整。很多新手调差分等长时顺手点开单端等长工具调出来的蛇形线不但浪费面积还容易造成差分期内的耦合不均匀。正确做法需要进入Route菜单下的调整走线工具在Options面板把调整模式切换到Differential Pair模式。在这个模式下Allegro会同时调整一条差分对的两根线并且尽量保持Gap不变。操作上先用鼠标点住需要调整的线段软件会实时显示当前两条线的长度差然后拖动到符合要求的位置松开即可。另一个容易忽视的点是蛇形线的拐角间距。Allegro的蛇形走线默认拐角之间保持最小间距但如果你希望在更紧凑的空间里塞进更多延迟可以修改Amplitude和Spacing参数来控制蛇形幅度和间距。记住蛇形线里面每段平行间距不要小于3倍线宽3W原则否则额外引入的串扰抵消了等长调整的好处。调整完成后用Display菜单下的Element选择一条差分线打开它的网络属性查看长度信息或者直接用Show Measure测量两条线到Target的差值。多测量几段不要只看一个点因为有时调整工具只处理了局部没有平滑整条线。5.3 验收不能只看长度很多新人调完等长软件里没有红色DRC就以为万事大吉。实际上差分对设置的最终验收要看几个维度差分对内部Gap是否稳定有没有局部被拉开或挤压差分对换层过孔位置是否对称蛇形调整段是否与其他网络间距足够整对差分线的参考平面是否完整有没有跨分割差分线离板边距离是否足够这些检查在Allegro里可以通过打开所有电气DRCAnalysis Modes里把Differential Pair相关检查全部打开来做。很多新人因为DRC选项里没勾选差分相关项目导致线间距不对也不报错。你需要在Setup→Constraints→Analysis Modes里确认Differential Pair、Same Net Spacing等检查项是Enable状态。我在实际项目里还会习惯在完成布线后单独给差分对区域做一次颜色高亮映射把所有差分对按颜色区分显示然后逐段目视检查Gap变化。虽然听起来原始但很多DRC查不出的耦合不均就是在这一步被发现的。6. 常见错误速查表与我的几点心得6.1 错误现象与处理方法对照表常见现象可能原因解决路径差分线拉不出来网络没有定义成差分对Logic→Assign Differential Pair重新创建差分线上DRC报Diff Pair间距Same Net Spacing未设置或设置值大于Gap在Spacing规则中设置Differential Pair内部最小间距差分线内两条线间距忽大忽小布线时没有锁定Gap或者约束未分配检查Physical规则中Primary Gap设置及网络属性等长DRC一直红Relative Propagation Delay缺Target或Match Group网络不全进ECSet补全Target和Tolerance蛇形线绕完DRC爆炸蛇形段间距违反3W或者Spacing规则调大蛇形间距参数或检查Spacing约束换层后差分阻抗乱过孔区没有使用Neck规则设置Neck Line Width和Neck Gap过孔区开启Taper修改网络后差分关系丢失网络变更导致Allegro差分属性重置重新Assign Differential Pair6.2 给新手的三个实操建议第一个建议是规则先行再谈布线。很多新手上来就想把手速练出来实际上Allegro里差分对设置的大多数问题都出在规则阶段。你把约束管理器里的Physical、Spacing、ECSet全部搞清楚填对了布线阶段能少走九成弯路。后续遇到问题也优先从规则侧排查而不是反复重布线。第二个建议是每一个项目固定一套差分参数模板。同样的100Ω差分在不同叠层、不同板厂工艺下线宽和Gap组合可能完全不同。但同一个项目内建议你把常用的几组差分约束表层100Ω、内层100Ω、表层90Ω等做成模板存下来下次直接套用省去大量重复计算时间。也方便团队协作时保持一致。第三个建议是千万别忽视Analysis Modes。我见过太多人的DRC报告干净得像白纸并不是板子没问题而是很多检查项被关掉了。尤其是差分对相关检查必须确认在Analysis Modes里被打开否则你设置的规则再多也是白搭。养成每次开工前检查一遍分析模式的好习惯比什么都强。差分对设置在Cadence Allegro里其实不复杂但细节非常多。回想我自己从新手走过来早期在Constraint Manager里迷路的时间比画板的时间还多。现在带人做项目我都要求先把规则检查一遍把差分对建好把DRC检查项全开再开始拉线。这套流程走顺了高速板设计里能省下大量返工时间。上面讲到的这些错误几乎每个项目都会遇到其中几个拿这篇文章当个排查手册直接对号入座去解决比盲试高效得多。
