最近读到一篇 DAC 2025 的工作PPA-RTL。我觉得它有意思的地方不是又把 RTL 生成准确率往上推了一点而是终于把一个更“硬件工程”的问题摆到了模型面前代码写对之后功耗、性能、面积怎么办论文信息论文Hardware Generation with High Flexibility using Reinforcement Learning Enhanced LLMs会议DAC 2025作者Yifang Zhao, Weimin Fu, Shijie Li, Yi-Xiang Hu, Xiaolong Guo, Yier JinDOI10.1109/DAC63849.2025.11132897原文https://ieeexplore.ieee.org/document/11132897/公开 PDFhttps://ece.k-state.edu/research/hardware-security/papers/DAC2025_RLPFA_Processing.pdfPPA_datahttps://huggingface.co/datasets/KSU-HW-SEC/PPA_data官方代码目前没有检索到作者公开的 PPA-RTL GitHub 仓库我为什么觉得这篇值得看现在不少 RTL LLM 已经能做到“语法正确、功能通过”但真正在工程里设计不会停在这里。综合之后的 Power、Performance、Area往往才决定一个实现到底能不能用。PPA-RTL 做的事情很直接把综合结果变成模型的偏好。作者从 RTLCoder 数据集中抽取 3000 个功能描述为每个任务生成多份 RTL再用Synopsys Design Compiler TSMC 90 nm综合得到 Power、关键路径延迟和 Area。随后把三项指标归一化通过不同权重构造评分从候选 RTL 中选出 best / worst组成偏好数据最后用DPO训练模型。图片来自原文我比较喜欢这里的一点是方法没有绕得很复杂。逻辑就是EDA 给出真实结果 → 权重表达工程偏好 → DPO 把这种偏好学进模型。为了适配不同场景论文一共训练了 Power、Performance、Area、PP、PowerA、PerfA、PPA 七类目标模型。这样一来模型不再只有一个“写对 RTL”的目标而是开始学会在不同项目约束下什么样的 RTL 更值得生成。图片来自原文实验到底说明了什么在 RTLLM-v1.1 上SFT-RL-PPA 相比 SFT-only平均改善Power20.97%Performance14.68%Area29.05%这组结果还是挺直观的把 PPA 真正放进训练目标以后模型确实能往对应的综合指标上移动而不是只在代码形式上“看起来更优化”。当然代价也存在。部分模型的功能正确率有所下降不过论文报告降幅控制在 7% 以内。这个结果反而让我觉得更真实PPA 优化本来就是 trade-off不可能完全没有代价。图片来自原文读完之后的一个想法我觉得这篇论文最值得带走的不是 DPO 本身而是它把RTL 生成 → EDA 综合 → PPA 反馈 → 模型优化串成了闭环。图片来自原文如果往 FPGA/RTL Agent 继续走下一步其实很自然把时序违例、资源利用率、功耗、布局布线结果甚至不同器件上的实现差异都持续反馈给 Agent。到那个时候AI 做硬件设计才真正不只是“会写 Verilog”而是开始理解什么样的设计在真实工具链里更好。图片来自原文参考资料Y. Zhao, W. Fu, S. Li, Y.-X. Hu, X. Guo, and Y. Jin, “Hardware Generation with High Flexibility using Reinforcement Learning Enhanced LLMs,” in2025 62nd ACM/IEEE Design Automation Conference (DAC), 2025. DOI: 10.1109/DAC63849.2025.11132897.S. Liu, W. Fang, Y. Lu, Q. Zhang, H. Zhang, and Z. Xie, “RTLCoder: Outperforming GPT-3.5 in Design RTL Generation with Our Open-Source Dataset and Lightweight Solution,” in2024 IEEE International LLM-Aided Design Workshop (LAD), 2024. GitHub: https://github.com/hkust-zhiyao/RTL-CoderY. Lu, S. Liu, Q. Zhang, and Z. Xie, “RTLLM: An Open-Source Benchmark for Design RTL Generation with Large Language Model,” inASP-DAC 2024, 2024.R. Rafailov et al., “Direct Preference Optimization: Your Language Model Is Secretly a Reward Model,” inNeurIPS 2023, 2023.本文为“智芯溯源”论文阅读系列关注大模型、Agent、RTL/HLS、FPGA 与 EDA 自动化。读论文时我们不只看最高指标也更关心它到底解决了什么问题方法为什么这样设计实验有没有真正支撑结论以及它离真实硬件工程还有多远。#人工智能 #大模型 #FPGA #Verilog #RTL #EDA #芯片设计 #PPA #强化学习 #DPO #RTLCoder #FPGAAgent #DAC2025 #论文精读 #智芯溯源
最近读到一篇 DAC 2025 的工作PPA-RTL。我觉得它有意思的地方不是又把 RTL 生成准确率往上推了一点而是终于把一个更“硬件工程”的问题摆到了模型面前代码写对之后功耗、性能、面积怎么办论文信息论文Hardware Generation with High Flexibility using Reinforcement Learning Enhanced LLMs会议DAC 2025作者Yifang Zhao, Weimin Fu, Shijie Li, Yi-Xiang Hu, Xiaolong Guo, Yier JinDOI10.1109/DAC63849.2025.11132897原文https://ieeexplore.ieee.org/document/11132897/公开 PDFhttps://ece.k-state.edu/research/hardware-security/papers/DAC2025_RLPFA_Processing.pdfPPA_datahttps://huggingface.co/datasets/KSU-HW-SEC/PPA_data官方代码目前没有检索到作者公开的 PPA-RTL GitHub 仓库我为什么觉得这篇值得看现在不少 RTL LLM 已经能做到“语法正确、功能通过”但真正在工程里设计不会停在这里。综合之后的 Power、Performance、Area往往才决定一个实现到底能不能用。PPA-RTL 做的事情很直接把综合结果变成模型的偏好。作者从 RTLCoder 数据集中抽取 3000 个功能描述为每个任务生成多份 RTL再用Synopsys Design Compiler TSMC 90 nm综合得到 Power、关键路径延迟和 Area。随后把三项指标归一化通过不同权重构造评分从候选 RTL 中选出 best / worst组成偏好数据最后用DPO训练模型。图片来自原文我比较喜欢这里的一点是方法没有绕得很复杂。逻辑就是EDA 给出真实结果 → 权重表达工程偏好 → DPO 把这种偏好学进模型。为了适配不同场景论文一共训练了 Power、Performance、Area、PP、PowerA、PerfA、PPA 七类目标模型。这样一来模型不再只有一个“写对 RTL”的目标而是开始学会在不同项目约束下什么样的 RTL 更值得生成。图片来自原文实验到底说明了什么在 RTLLM-v1.1 上SFT-RL-PPA 相比 SFT-only平均改善Power20.97%Performance14.68%Area29.05%这组结果还是挺直观的把 PPA 真正放进训练目标以后模型确实能往对应的综合指标上移动而不是只在代码形式上“看起来更优化”。当然代价也存在。部分模型的功能正确率有所下降不过论文报告降幅控制在 7% 以内。这个结果反而让我觉得更真实PPA 优化本来就是 trade-off不可能完全没有代价。图片来自原文读完之后的一个想法我觉得这篇论文最值得带走的不是 DPO 本身而是它把RTL 生成 → EDA 综合 → PPA 反馈 → 模型优化串成了闭环。图片来自原文如果往 FPGA/RTL Agent 继续走下一步其实很自然把时序违例、资源利用率、功耗、布局布线结果甚至不同器件上的实现差异都持续反馈给 Agent。到那个时候AI 做硬件设计才真正不只是“会写 Verilog”而是开始理解什么样的设计在真实工具链里更好。图片来自原文参考资料Y. Zhao, W. Fu, S. Li, Y.-X. Hu, X. Guo, and Y. Jin, “Hardware Generation with High Flexibility using Reinforcement Learning Enhanced LLMs,” in2025 62nd ACM/IEEE Design Automation Conference (DAC), 2025. DOI: 10.1109/DAC63849.2025.11132897.S. Liu, W. Fang, Y. Lu, Q. Zhang, H. Zhang, and Z. Xie, “RTLCoder: Outperforming GPT-3.5 in Design RTL Generation with Our Open-Source Dataset and Lightweight Solution,” in2024 IEEE International LLM-Aided Design Workshop (LAD), 2024. GitHub: https://github.com/hkust-zhiyao/RTL-CoderY. Lu, S. Liu, Q. Zhang, and Z. Xie, “RTLLM: An Open-Source Benchmark for Design RTL Generation with Large Language Model,” inASP-DAC 2024, 2024.R. Rafailov et al., “Direct Preference Optimization: Your Language Model Is Secretly a Reward Model,” inNeurIPS 2023, 2023.本文为“智芯溯源”论文阅读系列关注大模型、Agent、RTL/HLS、FPGA 与 EDA 自动化。读论文时我们不只看最高指标也更关心它到底解决了什么问题方法为什么这样设计实验有没有真正支撑结论以及它离真实硬件工程还有多远。#人工智能 #大模型 #FPGA #Verilog #RTL #EDA #芯片设计 #PPA #强化学习 #DPO #RTLCoder #FPGAAgent #DAC2025 #论文精读 #智芯溯源
