做嵌入式或者仪器仪表这块的工程师应该都跟SAR ADC打过交道。逐次逼近型模数转换器在工业控制、数据采集、电池监测、医疗设备这些场景里几乎是无处不在。很多人选型的时候只看分辨率和采样率两个参数觉得12位、1MSPS够用了结果板子调出来一测有效位数和手册标称值差了一大截动态范围也远没有想象中好。问题出在哪出在大家把性能指标这四个字想得太简单了。SAR ADC的指标其实分成两条线静态参数和动态特性。一条决定它准不准一条决定它在真实信号下稳不稳。两者既独立又相互关联只看任何一边都会踩坑。这篇文章就把这两条线完整拆开讲一遍从定义、物理含义、测试方法到数据手册怎么读一次说清楚。适合正在选型、做电路调试、或者被FFT测试结果折腾到头大的硬件工程师也适合刚入行想系统了解ADC性能体系的朋友。1. 先搞清楚SAR ADC是怎么工作的1.1 逐次逼近的过程到底在做什么SAR ADC全称Successive Approximation Register ADC中文叫逐次逼近型模数转换器。核心思想用一个词概括就是二分查找。打个比方让你猜一个0到255之间的数字你每次报一个数对方告诉你猜大了还是猜小了最聪明的猜法永远是先报128再根据反馈在64或192之间选这样最多8次就能锁定答案。SAR ADC内部干的完全是同一件事只不过它猜的对象是输入电压。具体到电路结构一个典型的SAR ADC由采样保持电路、比较器、逐次逼近寄存器SAR逻辑和数模转换器DAC组成。转换开始后先把输入信号采样到内部的电容阵列上然后从最高位MSB开始逐位尝试先将MSB置1对应DAC输出一个参考电压的一半与采样到的输入电压比较如果输入大于DAC输出这一位保留为1否则清0接着试下一位把DAC输出调整到前一步结果加上参考电压的四分之一继续比较。如此反复一直比到最低位LSB完成得到完整的数字输出。现在的SAR ADC大多采用电荷再分布结构也就是用电容阵列同时完成采样、保持和DAC的功能。电容阵列的权重按照二进制比例设计比如8位ADC需要256个单位电容或者用分段架构减少面积。比较器每一次翻转都会改变电容阵列上的电荷分布从而调整比较器输入端的电压。整个转换过程不需要运放参与非线性反馈所以没有稳定时间的问题这也是SAR ADC能做到高速高精度兼顾的原因之一。理解了这个工作原理再去啃性能指标就顺理成章了。静态参数主要反映这个猜想过程中电容阵列的配比准不准、比较器的判断边界是不是有偏差动态参数则反映在真实信号持续变化时采样、比较、跟踪各个环节能不能跟上信号的变化节奏。1.2 为什么静态参数和动态特性要分开看很多工程师一开始不理解既然ADC的输入是电压那只要把输入电压量和数字码之间的关系弄准了不就完事了吗为什么还需要那么多乱七八糟的动态指标原因是ADC的准分两种场景。第一种场景是测量接近直流的缓慢变化信号比如电池电压、称重传感器输出、温度传感器的微弱信号。这种情况下输入信号相对ADC采样瞬间几乎不变关心的就是转换结果和真实电压之间的对应关系准不准——这是静态参数的领地。第二种场景是测量快速变化的交流信号比如音频、振动、通信中频信号。此时信号每时每刻都在变化采样瞬间没抓准、或者转换过程中信号已经跑掉了都会引入误差——这需要动态指标来评估。而且两种场景的误差来源不同。静态误差主要来自电容失配、比较器失调、参考电压精度等看得见摸得着的因素动态误差则来自采样开关的导通电阻非线性、孔径抖动、比较器速度不足、DAC建立不完全等时间相关的因素。一个8位SAR ADC在直流测量时可能表现很好但输入10MHz信号时有效位数可能掉到只有6位这不奇怪。指标分开讲是为了让设计者根据自己系统的实际信号类型去评估芯片是否合适而不是用一个笼统的12位蒙混过关。2. 静态参数决定ADC准不准的地基2.1 失调误差与增益误差系统校准能救回来的两类误差失调误差Offset Error是指ADC实际转换曲线与理想转换曲线在零点附近的固定平移。简单说输入电压明明是0VADC输出的码却不是0而是偏了一个固定值这个偏移在整个量程范围内基本恒定。失调误差通常用LSB或者满量程的百分比来表示。它产生的原因主要来自比较器的输入失调电压、采样开关的电荷注入不匹配、以及电容阵列的残差电压。增益误差Gain Error是指实际转换曲线的斜率与理想斜率的偏差。理想情况下输入满量程电压对应输出的最高码但实际中可能差那么几个LSB。增益误差产生的原因主要是参考电压的精度和电容阵列的总电容值偏差。失调和增益误差有个共同特点它们都是系统性的可以通过校准修正。具体做法是测两个已知电压对应的输出码算出实际的失调和增益系数然后对每次转换结果做一次线性校正。很多高精度SAR ADC芯片内部已经集成了自校准逻辑原理也一样只是在校准基准上做文章。这两类误差是最好说话的因为校准算法简单、效果明显。我在实际项目里就经常遇到客户抱怨ADC读数不准结果测了一下就是失调误差几个LSB的事软件里减个偏移量就解决了完全不用换芯片。但接下来要说的DNL和INL就没这么好对付了。2.2 DNL与INL最容易混淆却最影响精度的两个指标DNL全称微分非线性Differential Nonlinearity描述的是实际码宽与理想码宽的偏差。理想情况下每个数字码对应的模拟输入范围都是1 LSBCSDN上经常说的码宽就是这个意思。DNL是逐码测量的表示每个码的实际宽度与理论宽度的差单位通常为LSB。比如某个码的输入范围是0.8 LSB那它的DNL就是-0.2 LSB。DNL的典型值一般在±0.5 LSB以内当某个码的DNL达到-1 LSB时意味着这个码的实际宽度为0也就是这个码永远不会出现表现为失码missing code。INL全称积分非线性Integral Nonlinearity描述的是实际转换曲线与理想直线的最大偏差是整个量程范围内的累计误差。如果把ADC的输入输出关系画成一条曲线理想情况是经过零点和满量程点的一条直线实际曲线会在这条直线上方或下方弯曲。INL就是这条实际曲线与理想直线在垂直方向上的最大差值。INL和DNL的关系是积分关系INL是所有前面码的DNL累加起来的结果。换个类比DNL是每一步的步子均匀不均匀INL是走了很远之后离目标路线偏了多少。步幅的微小不均匀累积起来可能让你偏出去很远。DNL和INL对系统的影响很直接。DNL差会影响测量的局部精度比如在某个电压区间测量结果跳动很厉害INL差则会导致整个量程范围内某些区域整体偏差。更关键的是INL的弯曲是非线性的意味着它无法通过加一个偏移或者乘一个系数来完全校正。你只能做分段线性校正或者查表校正工作量一下就上来了。在SAR ADC里INL主要来源于电容阵列的失配。工艺制造的电容比值不可能做到无限精确每个电容的随机误差按比例累积就会形成INL曲线上那种特有的S形或拱形特征。2.3 单调性与无失码控制环路最关心的性质单调性Monotonicity是指ADC的数字输出码随输入电压增加而增加不会发生倒退。换句话说输入电压从低到高扫过去输出码不会出现3、4、5、4、6这种回退。大多数SAR ADC在结构上是天然单调的因为它的逐次逼近过程保证了每次比较的结果只会让DAC输出更接近输入不会反向。但这种天然单调性依赖于电容阵列的权重比例如果电容失配严重到一定程度理论上的单调性也可能被打破。无失码No Missing Codes是指所有数字码在输入信号扫过量程时都会出现没有哪个码被跳过去。失码的直接原因是某个码的DNL等于-1 LSB也就是该码对应输入范围为0。失码对于开环测量系统的影响可能不那么致命但对闭环控制系统来说就是灾难。比如在伺服电机的位置环里如果ADC在某一段位置区间出现失码控制器就永远无法把位置定在某个点的正中间只能来回震荡。同样在渐变扫描的系统中失码会导致输出数据出现阶梯状的断崖后续滤波也救不回来。测试单调性和无失码需要把输入电压从负满量程缓慢扫到正满量程记录每一个输出码出现的区间。实操中常用高精度DAC产生斜坡电压配合统计方法来判断。如果DAC自身精度不够扫出来的结果会混淆DAC的误差和ADC的误差这一步很多人会忽略后面我会在测试章节展开说。2.4 静态参数的工程测试方法测静态参数常见的有两种方法码密度法和伺服环路法。码密度法Code Density Test是把一个低频正弦波或者三角波输入ADC采集大量的采样点然后统计每个码出现的次数。理论上输入信号在量程内的概率密度分布是已知的正弦波有解析表达式因此每个码出现的理论次数可以算出来。实际统计值和理论值之间的偏差经过换算就能得到每个码的DNL和INL。这种方法的优点是测试效率高一次采集几万甚至几百万个点就能同时算出所有码的DNL和INL适合产线自动化测试。缺点是精度受信号源稳定性和正弦波纯度影响而且统计计算的数学处理有点烦。伺服环路法Servo Loop Test的思路更笨但更准。它的原理是给ADC输入一个精确的直流电压读输出码如果码大于目标值就把输入电压降低一丁点如果码小于目标值就升高一丁点。通过这个反馈环路最后可以把输入电压精确稳定在两个码之间的转换边界上从而测出每个转换点的精确电压值。逐点扫描就得到完整的转换曲线。这种方法精度极高但速度极慢适合实验室对标定进行验证不适合产线。我个人建议是实验室里用伺服环路法验证一次芯片的真实性能产线批量测试用码密度法两者结合效率和精度都能照顾到。3. 动态特性数据手册里那些接近理想的数字是怎么来的3.1 SNR与量化噪声的理论边界动态特性里第一个绕不开的指标是信噪比SNRSignal-to-Noise Ratio。先看理想情况一个N位ADC在不考虑任何电路非理想因素时只存在量化噪声。量化过程相当于把连续信号强行分到离散的码上每个码区间内的信号被映射为同一个值这个映射误差就是量化误差。假设输入信号在码间均匀分布量化误差在±0.5 LSB范围内均匀分布它的均方根值就是LSB除以根号12。这个公式我记得很多教材里直接给出来当时不懂为什么是根号12其实就是均匀分布方差公式算出来的。接下来算满量程正弦信号的功率。满量程正弦波的峰峰幅度正好等于ADC的满量程范围即2^N个LSB因此正弦波的幅度是2^(N-1)个LSB均方根值是幅度除以根号2。把信号功率和量化噪声功率一除再取20倍对数就得到了经典的公式SNR 6.02N 1.76 dB这是多少年不变的定律。所以你看到12位ADC理论SNR是74dB就是这么来的6.02乘以12加1.76正好74 dB。这个公式的意义在于它给出了ADC性能的理论天花板。实际测到的SNR只会低于这个值因为还有热噪声、比较器噪声、参考电压噪声等因素叠加到量化噪声之上。有一个常见误区是输入信号幅度越小SNR越低。这是因为量化噪声基本固定信号幅度小了信号功率小了比值自然下降。所以数据手册上标注的SNR通常是在-1 dBFS也就是接近满量程条件下测的。如果你的信号只有满量程的十分之一SNR会直接掉20 dB实际有效位数也跟着掉这在使用中要特别注意。3.2 SINAD、THD、SFDR三个经常被放在一起说的指标SINAD全称信号与噪声失真比是Signal-to-Noise-and-Distortion Ratio的缩写。它把信号功率与所有噪声功率加上所有谐波失真功率之和做比值。SINAD和SNR的区别在于SNR只考虑噪声包括量化噪声、热噪声等不考虑谐波SINAD把谐波也算了进去更能反映真实应用中的表现。对音频系统来说谐波失真会直接影响听感所以SINAD比SNR更有参考意义。THD总谐波失真Total Harmonic Distortion是衡量非线性最直接的指标。输入一个纯净正弦波ADC输出做FFT后在基频的2倍频、3倍频、4倍频等处会出现能量尖峰这些就是谐波分量。把所有谐波功率加起来除以基波功率就是THD。THD一般用dB表示数值越小越好。SAR ADC产生谐波的原因很复杂电容阵列的非线性、比较器的失调电压随输入变化、采样开关导通电阻的非线性等都会让转换曲线发生弯曲输入正弦波经过这种弯曲的传递函数就会生成谐波。SFDR无杂散动态范围Spurious-Free Dynamic Range指基波功率与最大杂散分量功率的比值单位是dBc相对于载波或者dBFS相对于满量程。这个指标在通信系统里极其重要——它决定了你能否在一个强信号旁边检测到微弱的弱信号。如果ADC的SFDR不好一个强信号产生的杂散会把旁边的弱信号完全淹没。数据手册里的SFDR通常标注为基波与最大杂散的差值这个杂散可能是某一个谐波也可能是某种时钟相关的毛刺。SFDR的优化难度远高于SNR因为谐波往往是确定性的一旦产生没法通过平均来消除。3.3 ENOB到底反映了什么ENOB有效位数Effective Number of Bits是SINAD换算过来的一个等效指标计算公式ENOB (SINAD - 1.76) / 6.02它回答的问题只有一个抛开标称分辨率这颗ADC在某个输入频率下实际相当于多少位。一部12位的SAR ADC在1 kHz输入下测出SINAD为70 dB则ENOB (70 - 1.76) / 6.02 ≈ 11.3位而在1 MHz输入下SINAD掉到62 dBENOB就只有10位了。这就是12位ADC实际只有10位说法的来源。需要特别提醒的是ENOB是一个随着输入频率变化而变化的指标。数据手册上一般会给一个表格列出不同频率下的SNR、SINAD、THD最后附上ENOB。你选型的时候一定要看自己系统关心的那一段频率下的ENOB而不是只看芯片标称分辨率。很多工程师犯的错误就是只看12位这个标签结果信号频率稍微上去一点实际精度远达不到设计需求整个系统性能被ADC卡死。还有一个容易混淆的概念是无噪声分辨率Noise-Free Resolution这个词经常出现在精密测量ADC的手册里。无噪声分辨率 log2(满量程 / 峰峰值噪声)它比ENOB更保守因为峰峰值噪声通常取6.6倍标准差对应99.9%以上的概率而ENOB用的是均方根噪声。所以同一颗ADC无噪声分辨率往往比ENOB低1到2位。做称重、温度测量这类对稳定性要求极高的应用应该看无噪声分辨率而不是ENOB。3.4 孔径抖动、IMD等容易被忽略的动态参数孔径抖动Aperture Jitter是采样时刻的不确定性。SAR ADC的采样开关不是瞬间完成的开关的关闭时刻相对于理想采样时钟存在一个随机波动。如果输入信号变化很快采样时刻的微小抖动会转化为采样电压的误差而这个误差随信号频率升高而放大。量化一下信号频率为f_in幅度为满量程孔径抖动为t_j均方根值则采样电压误差带来的SNR上限约为SNR_jitter 20log10(1 / (2π × f_in × t_j))假设t_j为1 psf_in为100 MHz则SNR_jitter只有约64 dB连10位都不到。这个公式的意义在于高频输入时即使ADC其他性能再好孔径抖动也会成为瓶颈。所以高速采集系统对采样时钟的质量要求极高一个干净的时钟源有时候比ADC自身精度更重要。IMD互调失真Intermodulation Distortion是当输入包含两个或以上频率分量时由于ADC非线性产生的和频、差频分量。比如输入f1和f2两个频率非线性会产生2f1-f2、2f2-f1这些互调分量。在通信多载波场景或振动分析中IMD比单个正弦的THD更有参考意义。数据手册一般不单独标注IMD但你可以根据THD和非线性特征大致估算或者在实验室里直接做双音测试实测比估算靠谱。4. 动态测试的实操细节如何在实验室测出可信的数据4.1 FFT测试为什么必须相干采样动态参数测试的核心手段是FFT频谱分析。把ADC采集到的数据做FFT从频谱里读出基波、谐波、噪声基底进而计算SNR、THD、SFDR、ENOB。这个方法听起来简单做起来却有很多坑第一个坑就是相干采样。相干采样的条件是输入信号频率f_in与采样频率f_s的比值必须满足f_in / f_s M / N其中M是整数N是FFT点数且M与N互质或者至少是M和N的公约数很小。满足这个条件时采样点正好覆盖输入信号的整数个周期FFT的频谱不会出现能量泄漏每个频率分量都集中在单个bin上。如果不满足相干采样信号能量会泄漏到旁边的频率bin中频谱看起来就像糊了一层噪声基底抬高SNR读数偏低而且无法通过简单的加窗完全恢复精确值。所以专业测试系统都要求设置精确的信号源频率。实际做法是先确定FFT点数N和采样率f_s然后选取一个整数M通常取N的几分之一比如N8192时M211算出信号源频率f_in f_s × M / N再用高精度信号发生器设置这个频率。注意信号源本身要足够精确如果信号源频率漂移较大也要加窗处理。4.2 加窗与频谱泄漏的取舍理想情况下相干采样就不需要加窗但实际信号源频率难免有微小偏差或者采样时钟有漂移FFT结果还是会有点泄漏。这时可以选择加窗函数来抑制频谱泄漏的影响。常用的窗函数有汉宁窗Hanning、平顶窗Flat Top、布莱克曼窗Blackman等。汉宁窗是通用选择主瓣宽度适中旁瓣衰减尚可适用于大多数SNR测试场景。平顶窗的特点是主瓣非常平坦幅度测量精度高适合需要精确测量信号幅度的场合但它的主瓣很宽频率分辨率变差两个靠得近的频率分量可能分辨不出来。布莱克曼窗旁瓣衰减更彻底代价是主瓣更宽。实际操作中有一个取舍加窗会降低频谱泄漏但同时也会让信号能量分布在多个bin上需要把相邻几个bin的能量加起来才能准确计算信号功率。我常用的做法是先用相干采样做一次裸测如果发现明显的泄漏毛刺再改用汉宁窗并手动合并信号附近的bin。对绝大多数应用来说真正做到相干采样比纠结选哪种窗更重要。4.3 输入信号和时钟的质量直接影响测试结果这一点很多人一开始没意识到你测的不是ADC的性能而是信号源PCBADC整个链路的性能。信号源产生的正弦波必须足够纯净它的THD和SFDR要远好于被测ADC。一个THD只有-60 dB的信号源去测一个SFDR为-80 dB的ADC你看到的谐波其实是信号源自己产生的而不是ADC的。所以实验室里测高精度ADC信号源后面通常要接一组高Q值的带通滤波器或者陷波滤波器把信号源本身的谐波过滤掉。没有合适的滤波器时至少也要选THD指标好的信号发生器。采样时钟的质量同样关键。时钟抖动会直接叠加到ADC的孔径抖动上抬高噪声基底。测高速SAR ADC时时钟源应该用低相噪的晶振或者信号发生器而不是直接从FPGA内部PLL分频出来——除非你验证过PLL输出时钟的抖动确实够低。我遇到过一个项目ADC选型时标称SNR 74 dB实际测出来只有68 dB排查了一整天最后发现是FPGA的PLL输出时钟抖动太大换了一颗独立晶振时钟后SNR立刻恢复到73 dB。这个坑非常隐蔽因为时域上看波形完全正常只有看频谱才能发现噪声基底异常抬高。前端驱动电路也很关键。SAR ADC的输入是电容性负载采样瞬间会从驱动运放抽取较大的瞬态电流。如果运放带宽不够或者建立时间不够采样到的电压还没来得及稳定比较器就开始比了转换结果就带上了额外的误差。数据手册通常会推荐配套的驱动运放型号和RC网络参数照着手册搭一般不会有大问题但一定要算清楚RC时间常数与采样建立时间是否匹配。4.4 静态参数测试的现场操作思路静态参数的测试远不如动态测试那么花哨但坑一点都不少。伺服环路法的核心问题是环路稳定性和DAC精度。现场操作时需要给DAC一个精确的模拟输出然后通过软件或硬件控制逼近ADC的转换边界。边界找得越准测出的DNL/INL越精确。一个实用经验是DAC的输出电压也必须经过校准否则DAC自身的线性度和增益误差会直接混入测量结果你以为是ADC的INL其实一半是DAC的。码密度法更适合批量测试。用低频正弦波输入一般取信号频率小于采样率的十分之一且幅度略小于满量程不要削波采集足够多的点理论上每个码出现的次数服从正弦分布。对每个码统计实际频次与理论值比较得出DNL然后累加得到INL。实际操作中要注意两点一是数据量必须足够大否则统计噪声会淹没真实的DNL理想情况需要让每个码平均至少有十几次采样二是输入信号频率不能太低否则采样点之间的相关性太强等效独立样本数量下降统计结果失真。5. 读懂数据手册比起标称值你更需要关注测试条件5.1 同一个芯片不同条件下的指标差距很大很多人看数据手册只看首页那颗大表格里的分辨率12位、采样率1 MSPS、SNR 70 dB然后就够了。实际上同一颗芯片在不同频率、不同温度、不同供电电压下的性能差距比不同芯片之间的差距还要大。以某颗典型的12位SAR ADC为例手册上会写SNR典型值70 dB 1 kHz但你往下翻到详细表格可能会看到SNR在100 kHz输入时只有67 dB在500 kHz时可能只剩63 dB。温度影响更明显商用级芯片在-40℃到85℃范围内INL可能从±0.5 LSB恶化到±2 LSBSNR也可能掉2到3 dB。供电电压对性能的影响主要通过内部参考和开关导通电阻体现电源纹波大的时候动态指标立刻下降。所以我强烈建议选型阶段就把目标信号频率、温度范围、供电条件确定下来去数据手册里找对应条件下的指标而不是只看首页标称值。如果手册的表格不够细就去申请样片实测。一套完整的实测数据比十页数据手册都有说服力。5.2 ENOB与有效分辨率是两个概念前文提过ENOB和有效分辨率无噪声分辨率的区别这里再展开说。还是拿高性能SAR ADC举例一颗20位分辨率的ADC标称SNR 104 dB算出来ENOB大概是17位。但如果看它的峰峰值噪声指标可能只有7 μV对应满量程5 V约19.5位的无噪声分辨率。等等这样算怎么会比ENOB高这里要注意区分ENOB由SINAD换算包含了谐波失真而精密测量ADC在直流低频应用时几乎没有谐波所以ENOB受量化噪声和热噪声限制无噪声分辨率专门看噪声对读数的扰动两者定义基准不同不可直接对比。实际选型时如果你做的是多路复用、低频精密测量请重点看无噪声分辨率和INL如果你做的是振动分析或高频信号采集请重点看ENOB、SINAD和SFDR。这两种场景对ADC性能的要求方向完全不同用错指标选型结果必然差强人意。5.3 驱动运放与前端电路对指标的影响SAR ADC的输入阻抗是动态变化的采样瞬间它的输入相当于一个电容开关会向后级驱动电路灌电流。这个瞬态电流如果超过了运放的输出电流能力或者运放的闭环带宽不够采样电压就会在建立时间内出现振荡或残余误差。具体表现是低频测试没问题频率一高或者采样率一提高ADC的SNR和THD马上恶化。驱动运放选型有一条经验法则运放的增益带宽积至少要是采样频率的5到10倍同时输出电流要能满足采样瞬间的瞬态需求。驱动电路的RC网络取值也很有讲究R大了会降低建立速度R小了可能引起振铃C大了会加大运放的负载C小了不能提供足够的电荷储备。数据手册一般会给建议值但这个建议值是基于芯片测试板的寄生参数算出来的你的PCB布局布线不同参数也需要微调。调试时最好的办法是用网络分析仪或者高带宽示波器观察ADC输入端尽量靠近引脚位置的波形确保在采样开关关闭前波形已经完全稳定。6. 实测中踩过的坑与个人经验6.1 采样时钟抖动导致的幽灵噪声有一次我调试一块高速采集板的SAR ADC静态参数测下来一切正常DNL、INL都符合预期但一到动态测试SNR就比预期低4~5 dB。一开始怀疑是信号源纯度不够换了带通滤波器后改善不大怀疑是驱动运放带宽不足换更高带宽的运放后几乎没变化。后来仔细看频谱发现噪声基底不是平整的而是有一个缓慢起伏的鼓包。这种特征很像是采样时钟的抖动过大。排查到FPGA的时钟配置发现我图省事直接用PLL从系统时钟分频出ADC采样时钟PLL的环路带宽设置也不太合理导致输出时钟的近端相位噪声很大。修改PLL参数并加了一路专用的低抖动时钟缓冲后SNR恢复到接近手册值。从那以后我测ADC第一件事就先确认采样时钟质量不然后面所有的排查都是白费功夫。好在现在的FPGA开发工具都能直接看PLL的输出抖动估算建议在开工前就把时钟树规划好低速采集可以放宽但高速采集必须用专用时钟芯片。6.2 电源与地平面处理对SFDR的影响还有一次更邪门SPI接口读回来的数据在低频下看着正常但FFT里总是在某个特定频点上出现一个尖峰移动输入信号频率那个尖峰纹丝不动。查了一圈最后定位到ADC模拟电源的供电线上有一串开关电源的纹波噪声频率正好落在我FFT关注频段内——它和输入信号在ADC内部混频变成了频谱上那个钉在原位的杂散。处理办法也简单给模拟电源加上一级LC滤波把开关频率及高次谐波压下去杂散尖峰立刻消失。这类问题在静态测试中完全看不出来因为直流测量对电源噪声不敏感但动态测试对电源纯净度的要求极其苛刻。所以设计SAR ADC采集电路时模拟电源和数字电源一定要分区处理参考电压的滤波更是重中之重。不要迷信数据手册上的PSRR电源抑制比那个指标是在很低的频率下测的高频电源噪声照样会进入信号链路。6.3 一个我自己校准失调误差的快速方法最后分享一个实战小技巧。很多系统用SAR ADC时要求绝对精度但芯片的失调误差在出厂时虽然有标定温度变化后还是会漂移。如果你在系统里没有多余的校准通道可以留一个空闲的模拟开关把ADC的输入临时切换到地或者一个精密参考电压软件读几个点算出实际的失调偏移量然后存下来作为整个系统的校准系数。这个操作唯一要注意的是校准通道的地必须和信号通路共地且PCB布局上要保证从开关到ADC引脚的寄生电阻、热电势尽量小。在热电偶采集中这种自校准方式可以显著改善温度漂移带来的整体误差成本几乎为零强烈推荐。做精密仪器或者仪表的朋友如果还没给自己的采集链路加这个归零功能下次改版的时候可以考虑加上。做硬件这行没有哪个指标是孤立的。SAR ADC的静态参数是它的性格底子动态特性是它在真实世界里的表现。搞清楚每一项指标的物理含义、测量条件和调试方法选型时不盲目迷信标称分辨率调试时系统化排除信号源、时钟、电源、驱动电路这些环节的干扰才能让ADC发挥出它应有的水平。希望这篇总结能帮你少走一些弯路。
做嵌入式或者仪器仪表这块的工程师应该都跟SAR ADC打过交道。逐次逼近型模数转换器在工业控制、数据采集、电池监测、医疗设备这些场景里几乎是无处不在。很多人选型的时候只看分辨率和采样率两个参数觉得12位、1MSPS够用了结果板子调出来一测有效位数和手册标称值差了一大截动态范围也远没有想象中好。问题出在哪出在大家把性能指标这四个字想得太简单了。SAR ADC的指标其实分成两条线静态参数和动态特性。一条决定它准不准一条决定它在真实信号下稳不稳。两者既独立又相互关联只看任何一边都会踩坑。这篇文章就把这两条线完整拆开讲一遍从定义、物理含义、测试方法到数据手册怎么读一次说清楚。适合正在选型、做电路调试、或者被FFT测试结果折腾到头大的硬件工程师也适合刚入行想系统了解ADC性能体系的朋友。1. 先搞清楚SAR ADC是怎么工作的1.1 逐次逼近的过程到底在做什么SAR ADC全称Successive Approximation Register ADC中文叫逐次逼近型模数转换器。核心思想用一个词概括就是二分查找。打个比方让你猜一个0到255之间的数字你每次报一个数对方告诉你猜大了还是猜小了最聪明的猜法永远是先报128再根据反馈在64或192之间选这样最多8次就能锁定答案。SAR ADC内部干的完全是同一件事只不过它猜的对象是输入电压。具体到电路结构一个典型的SAR ADC由采样保持电路、比较器、逐次逼近寄存器SAR逻辑和数模转换器DAC组成。转换开始后先把输入信号采样到内部的电容阵列上然后从最高位MSB开始逐位尝试先将MSB置1对应DAC输出一个参考电压的一半与采样到的输入电压比较如果输入大于DAC输出这一位保留为1否则清0接着试下一位把DAC输出调整到前一步结果加上参考电压的四分之一继续比较。如此反复一直比到最低位LSB完成得到完整的数字输出。现在的SAR ADC大多采用电荷再分布结构也就是用电容阵列同时完成采样、保持和DAC的功能。电容阵列的权重按照二进制比例设计比如8位ADC需要256个单位电容或者用分段架构减少面积。比较器每一次翻转都会改变电容阵列上的电荷分布从而调整比较器输入端的电压。整个转换过程不需要运放参与非线性反馈所以没有稳定时间的问题这也是SAR ADC能做到高速高精度兼顾的原因之一。理解了这个工作原理再去啃性能指标就顺理成章了。静态参数主要反映这个猜想过程中电容阵列的配比准不准、比较器的判断边界是不是有偏差动态参数则反映在真实信号持续变化时采样、比较、跟踪各个环节能不能跟上信号的变化节奏。1.2 为什么静态参数和动态特性要分开看很多工程师一开始不理解既然ADC的输入是电压那只要把输入电压量和数字码之间的关系弄准了不就完事了吗为什么还需要那么多乱七八糟的动态指标原因是ADC的准分两种场景。第一种场景是测量接近直流的缓慢变化信号比如电池电压、称重传感器输出、温度传感器的微弱信号。这种情况下输入信号相对ADC采样瞬间几乎不变关心的就是转换结果和真实电压之间的对应关系准不准——这是静态参数的领地。第二种场景是测量快速变化的交流信号比如音频、振动、通信中频信号。此时信号每时每刻都在变化采样瞬间没抓准、或者转换过程中信号已经跑掉了都会引入误差——这需要动态指标来评估。而且两种场景的误差来源不同。静态误差主要来自电容失配、比较器失调、参考电压精度等看得见摸得着的因素动态误差则来自采样开关的导通电阻非线性、孔径抖动、比较器速度不足、DAC建立不完全等时间相关的因素。一个8位SAR ADC在直流测量时可能表现很好但输入10MHz信号时有效位数可能掉到只有6位这不奇怪。指标分开讲是为了让设计者根据自己系统的实际信号类型去评估芯片是否合适而不是用一个笼统的12位蒙混过关。2. 静态参数决定ADC准不准的地基2.1 失调误差与增益误差系统校准能救回来的两类误差失调误差Offset Error是指ADC实际转换曲线与理想转换曲线在零点附近的固定平移。简单说输入电压明明是0VADC输出的码却不是0而是偏了一个固定值这个偏移在整个量程范围内基本恒定。失调误差通常用LSB或者满量程的百分比来表示。它产生的原因主要来自比较器的输入失调电压、采样开关的电荷注入不匹配、以及电容阵列的残差电压。增益误差Gain Error是指实际转换曲线的斜率与理想斜率的偏差。理想情况下输入满量程电压对应输出的最高码但实际中可能差那么几个LSB。增益误差产生的原因主要是参考电压的精度和电容阵列的总电容值偏差。失调和增益误差有个共同特点它们都是系统性的可以通过校准修正。具体做法是测两个已知电压对应的输出码算出实际的失调和增益系数然后对每次转换结果做一次线性校正。很多高精度SAR ADC芯片内部已经集成了自校准逻辑原理也一样只是在校准基准上做文章。这两类误差是最好说话的因为校准算法简单、效果明显。我在实际项目里就经常遇到客户抱怨ADC读数不准结果测了一下就是失调误差几个LSB的事软件里减个偏移量就解决了完全不用换芯片。但接下来要说的DNL和INL就没这么好对付了。2.2 DNL与INL最容易混淆却最影响精度的两个指标DNL全称微分非线性Differential Nonlinearity描述的是实际码宽与理想码宽的偏差。理想情况下每个数字码对应的模拟输入范围都是1 LSBCSDN上经常说的码宽就是这个意思。DNL是逐码测量的表示每个码的实际宽度与理论宽度的差单位通常为LSB。比如某个码的输入范围是0.8 LSB那它的DNL就是-0.2 LSB。DNL的典型值一般在±0.5 LSB以内当某个码的DNL达到-1 LSB时意味着这个码的实际宽度为0也就是这个码永远不会出现表现为失码missing code。INL全称积分非线性Integral Nonlinearity描述的是实际转换曲线与理想直线的最大偏差是整个量程范围内的累计误差。如果把ADC的输入输出关系画成一条曲线理想情况是经过零点和满量程点的一条直线实际曲线会在这条直线上方或下方弯曲。INL就是这条实际曲线与理想直线在垂直方向上的最大差值。INL和DNL的关系是积分关系INL是所有前面码的DNL累加起来的结果。换个类比DNL是每一步的步子均匀不均匀INL是走了很远之后离目标路线偏了多少。步幅的微小不均匀累积起来可能让你偏出去很远。DNL和INL对系统的影响很直接。DNL差会影响测量的局部精度比如在某个电压区间测量结果跳动很厉害INL差则会导致整个量程范围内某些区域整体偏差。更关键的是INL的弯曲是非线性的意味着它无法通过加一个偏移或者乘一个系数来完全校正。你只能做分段线性校正或者查表校正工作量一下就上来了。在SAR ADC里INL主要来源于电容阵列的失配。工艺制造的电容比值不可能做到无限精确每个电容的随机误差按比例累积就会形成INL曲线上那种特有的S形或拱形特征。2.3 单调性与无失码控制环路最关心的性质单调性Monotonicity是指ADC的数字输出码随输入电压增加而增加不会发生倒退。换句话说输入电压从低到高扫过去输出码不会出现3、4、5、4、6这种回退。大多数SAR ADC在结构上是天然单调的因为它的逐次逼近过程保证了每次比较的结果只会让DAC输出更接近输入不会反向。但这种天然单调性依赖于电容阵列的权重比例如果电容失配严重到一定程度理论上的单调性也可能被打破。无失码No Missing Codes是指所有数字码在输入信号扫过量程时都会出现没有哪个码被跳过去。失码的直接原因是某个码的DNL等于-1 LSB也就是该码对应输入范围为0。失码对于开环测量系统的影响可能不那么致命但对闭环控制系统来说就是灾难。比如在伺服电机的位置环里如果ADC在某一段位置区间出现失码控制器就永远无法把位置定在某个点的正中间只能来回震荡。同样在渐变扫描的系统中失码会导致输出数据出现阶梯状的断崖后续滤波也救不回来。测试单调性和无失码需要把输入电压从负满量程缓慢扫到正满量程记录每一个输出码出现的区间。实操中常用高精度DAC产生斜坡电压配合统计方法来判断。如果DAC自身精度不够扫出来的结果会混淆DAC的误差和ADC的误差这一步很多人会忽略后面我会在测试章节展开说。2.4 静态参数的工程测试方法测静态参数常见的有两种方法码密度法和伺服环路法。码密度法Code Density Test是把一个低频正弦波或者三角波输入ADC采集大量的采样点然后统计每个码出现的次数。理论上输入信号在量程内的概率密度分布是已知的正弦波有解析表达式因此每个码出现的理论次数可以算出来。实际统计值和理论值之间的偏差经过换算就能得到每个码的DNL和INL。这种方法的优点是测试效率高一次采集几万甚至几百万个点就能同时算出所有码的DNL和INL适合产线自动化测试。缺点是精度受信号源稳定性和正弦波纯度影响而且统计计算的数学处理有点烦。伺服环路法Servo Loop Test的思路更笨但更准。它的原理是给ADC输入一个精确的直流电压读输出码如果码大于目标值就把输入电压降低一丁点如果码小于目标值就升高一丁点。通过这个反馈环路最后可以把输入电压精确稳定在两个码之间的转换边界上从而测出每个转换点的精确电压值。逐点扫描就得到完整的转换曲线。这种方法精度极高但速度极慢适合实验室对标定进行验证不适合产线。我个人建议是实验室里用伺服环路法验证一次芯片的真实性能产线批量测试用码密度法两者结合效率和精度都能照顾到。3. 动态特性数据手册里那些接近理想的数字是怎么来的3.1 SNR与量化噪声的理论边界动态特性里第一个绕不开的指标是信噪比SNRSignal-to-Noise Ratio。先看理想情况一个N位ADC在不考虑任何电路非理想因素时只存在量化噪声。量化过程相当于把连续信号强行分到离散的码上每个码区间内的信号被映射为同一个值这个映射误差就是量化误差。假设输入信号在码间均匀分布量化误差在±0.5 LSB范围内均匀分布它的均方根值就是LSB除以根号12。这个公式我记得很多教材里直接给出来当时不懂为什么是根号12其实就是均匀分布方差公式算出来的。接下来算满量程正弦信号的功率。满量程正弦波的峰峰幅度正好等于ADC的满量程范围即2^N个LSB因此正弦波的幅度是2^(N-1)个LSB均方根值是幅度除以根号2。把信号功率和量化噪声功率一除再取20倍对数就得到了经典的公式SNR 6.02N 1.76 dB这是多少年不变的定律。所以你看到12位ADC理论SNR是74dB就是这么来的6.02乘以12加1.76正好74 dB。这个公式的意义在于它给出了ADC性能的理论天花板。实际测到的SNR只会低于这个值因为还有热噪声、比较器噪声、参考电压噪声等因素叠加到量化噪声之上。有一个常见误区是输入信号幅度越小SNR越低。这是因为量化噪声基本固定信号幅度小了信号功率小了比值自然下降。所以数据手册上标注的SNR通常是在-1 dBFS也就是接近满量程条件下测的。如果你的信号只有满量程的十分之一SNR会直接掉20 dB实际有效位数也跟着掉这在使用中要特别注意。3.2 SINAD、THD、SFDR三个经常被放在一起说的指标SINAD全称信号与噪声失真比是Signal-to-Noise-and-Distortion Ratio的缩写。它把信号功率与所有噪声功率加上所有谐波失真功率之和做比值。SINAD和SNR的区别在于SNR只考虑噪声包括量化噪声、热噪声等不考虑谐波SINAD把谐波也算了进去更能反映真实应用中的表现。对音频系统来说谐波失真会直接影响听感所以SINAD比SNR更有参考意义。THD总谐波失真Total Harmonic Distortion是衡量非线性最直接的指标。输入一个纯净正弦波ADC输出做FFT后在基频的2倍频、3倍频、4倍频等处会出现能量尖峰这些就是谐波分量。把所有谐波功率加起来除以基波功率就是THD。THD一般用dB表示数值越小越好。SAR ADC产生谐波的原因很复杂电容阵列的非线性、比较器的失调电压随输入变化、采样开关导通电阻的非线性等都会让转换曲线发生弯曲输入正弦波经过这种弯曲的传递函数就会生成谐波。SFDR无杂散动态范围Spurious-Free Dynamic Range指基波功率与最大杂散分量功率的比值单位是dBc相对于载波或者dBFS相对于满量程。这个指标在通信系统里极其重要——它决定了你能否在一个强信号旁边检测到微弱的弱信号。如果ADC的SFDR不好一个强信号产生的杂散会把旁边的弱信号完全淹没。数据手册里的SFDR通常标注为基波与最大杂散的差值这个杂散可能是某一个谐波也可能是某种时钟相关的毛刺。SFDR的优化难度远高于SNR因为谐波往往是确定性的一旦产生没法通过平均来消除。3.3 ENOB到底反映了什么ENOB有效位数Effective Number of Bits是SINAD换算过来的一个等效指标计算公式ENOB (SINAD - 1.76) / 6.02它回答的问题只有一个抛开标称分辨率这颗ADC在某个输入频率下实际相当于多少位。一部12位的SAR ADC在1 kHz输入下测出SINAD为70 dB则ENOB (70 - 1.76) / 6.02 ≈ 11.3位而在1 MHz输入下SINAD掉到62 dBENOB就只有10位了。这就是12位ADC实际只有10位说法的来源。需要特别提醒的是ENOB是一个随着输入频率变化而变化的指标。数据手册上一般会给一个表格列出不同频率下的SNR、SINAD、THD最后附上ENOB。你选型的时候一定要看自己系统关心的那一段频率下的ENOB而不是只看芯片标称分辨率。很多工程师犯的错误就是只看12位这个标签结果信号频率稍微上去一点实际精度远达不到设计需求整个系统性能被ADC卡死。还有一个容易混淆的概念是无噪声分辨率Noise-Free Resolution这个词经常出现在精密测量ADC的手册里。无噪声分辨率 log2(满量程 / 峰峰值噪声)它比ENOB更保守因为峰峰值噪声通常取6.6倍标准差对应99.9%以上的概率而ENOB用的是均方根噪声。所以同一颗ADC无噪声分辨率往往比ENOB低1到2位。做称重、温度测量这类对稳定性要求极高的应用应该看无噪声分辨率而不是ENOB。3.4 孔径抖动、IMD等容易被忽略的动态参数孔径抖动Aperture Jitter是采样时刻的不确定性。SAR ADC的采样开关不是瞬间完成的开关的关闭时刻相对于理想采样时钟存在一个随机波动。如果输入信号变化很快采样时刻的微小抖动会转化为采样电压的误差而这个误差随信号频率升高而放大。量化一下信号频率为f_in幅度为满量程孔径抖动为t_j均方根值则采样电压误差带来的SNR上限约为SNR_jitter 20log10(1 / (2π × f_in × t_j))假设t_j为1 psf_in为100 MHz则SNR_jitter只有约64 dB连10位都不到。这个公式的意义在于高频输入时即使ADC其他性能再好孔径抖动也会成为瓶颈。所以高速采集系统对采样时钟的质量要求极高一个干净的时钟源有时候比ADC自身精度更重要。IMD互调失真Intermodulation Distortion是当输入包含两个或以上频率分量时由于ADC非线性产生的和频、差频分量。比如输入f1和f2两个频率非线性会产生2f1-f2、2f2-f1这些互调分量。在通信多载波场景或振动分析中IMD比单个正弦的THD更有参考意义。数据手册一般不单独标注IMD但你可以根据THD和非线性特征大致估算或者在实验室里直接做双音测试实测比估算靠谱。4. 动态测试的实操细节如何在实验室测出可信的数据4.1 FFT测试为什么必须相干采样动态参数测试的核心手段是FFT频谱分析。把ADC采集到的数据做FFT从频谱里读出基波、谐波、噪声基底进而计算SNR、THD、SFDR、ENOB。这个方法听起来简单做起来却有很多坑第一个坑就是相干采样。相干采样的条件是输入信号频率f_in与采样频率f_s的比值必须满足f_in / f_s M / N其中M是整数N是FFT点数且M与N互质或者至少是M和N的公约数很小。满足这个条件时采样点正好覆盖输入信号的整数个周期FFT的频谱不会出现能量泄漏每个频率分量都集中在单个bin上。如果不满足相干采样信号能量会泄漏到旁边的频率bin中频谱看起来就像糊了一层噪声基底抬高SNR读数偏低而且无法通过简单的加窗完全恢复精确值。所以专业测试系统都要求设置精确的信号源频率。实际做法是先确定FFT点数N和采样率f_s然后选取一个整数M通常取N的几分之一比如N8192时M211算出信号源频率f_in f_s × M / N再用高精度信号发生器设置这个频率。注意信号源本身要足够精确如果信号源频率漂移较大也要加窗处理。4.2 加窗与频谱泄漏的取舍理想情况下相干采样就不需要加窗但实际信号源频率难免有微小偏差或者采样时钟有漂移FFT结果还是会有点泄漏。这时可以选择加窗函数来抑制频谱泄漏的影响。常用的窗函数有汉宁窗Hanning、平顶窗Flat Top、布莱克曼窗Blackman等。汉宁窗是通用选择主瓣宽度适中旁瓣衰减尚可适用于大多数SNR测试场景。平顶窗的特点是主瓣非常平坦幅度测量精度高适合需要精确测量信号幅度的场合但它的主瓣很宽频率分辨率变差两个靠得近的频率分量可能分辨不出来。布莱克曼窗旁瓣衰减更彻底代价是主瓣更宽。实际操作中有一个取舍加窗会降低频谱泄漏但同时也会让信号能量分布在多个bin上需要把相邻几个bin的能量加起来才能准确计算信号功率。我常用的做法是先用相干采样做一次裸测如果发现明显的泄漏毛刺再改用汉宁窗并手动合并信号附近的bin。对绝大多数应用来说真正做到相干采样比纠结选哪种窗更重要。4.3 输入信号和时钟的质量直接影响测试结果这一点很多人一开始没意识到你测的不是ADC的性能而是信号源PCBADC整个链路的性能。信号源产生的正弦波必须足够纯净它的THD和SFDR要远好于被测ADC。一个THD只有-60 dB的信号源去测一个SFDR为-80 dB的ADC你看到的谐波其实是信号源自己产生的而不是ADC的。所以实验室里测高精度ADC信号源后面通常要接一组高Q值的带通滤波器或者陷波滤波器把信号源本身的谐波过滤掉。没有合适的滤波器时至少也要选THD指标好的信号发生器。采样时钟的质量同样关键。时钟抖动会直接叠加到ADC的孔径抖动上抬高噪声基底。测高速SAR ADC时时钟源应该用低相噪的晶振或者信号发生器而不是直接从FPGA内部PLL分频出来——除非你验证过PLL输出时钟的抖动确实够低。我遇到过一个项目ADC选型时标称SNR 74 dB实际测出来只有68 dB排查了一整天最后发现是FPGA的PLL输出时钟抖动太大换了一颗独立晶振时钟后SNR立刻恢复到73 dB。这个坑非常隐蔽因为时域上看波形完全正常只有看频谱才能发现噪声基底异常抬高。前端驱动电路也很关键。SAR ADC的输入是电容性负载采样瞬间会从驱动运放抽取较大的瞬态电流。如果运放带宽不够或者建立时间不够采样到的电压还没来得及稳定比较器就开始比了转换结果就带上了额外的误差。数据手册通常会推荐配套的驱动运放型号和RC网络参数照着手册搭一般不会有大问题但一定要算清楚RC时间常数与采样建立时间是否匹配。4.4 静态参数测试的现场操作思路静态参数的测试远不如动态测试那么花哨但坑一点都不少。伺服环路法的核心问题是环路稳定性和DAC精度。现场操作时需要给DAC一个精确的模拟输出然后通过软件或硬件控制逼近ADC的转换边界。边界找得越准测出的DNL/INL越精确。一个实用经验是DAC的输出电压也必须经过校准否则DAC自身的线性度和增益误差会直接混入测量结果你以为是ADC的INL其实一半是DAC的。码密度法更适合批量测试。用低频正弦波输入一般取信号频率小于采样率的十分之一且幅度略小于满量程不要削波采集足够多的点理论上每个码出现的次数服从正弦分布。对每个码统计实际频次与理论值比较得出DNL然后累加得到INL。实际操作中要注意两点一是数据量必须足够大否则统计噪声会淹没真实的DNL理想情况需要让每个码平均至少有十几次采样二是输入信号频率不能太低否则采样点之间的相关性太强等效独立样本数量下降统计结果失真。5. 读懂数据手册比起标称值你更需要关注测试条件5.1 同一个芯片不同条件下的指标差距很大很多人看数据手册只看首页那颗大表格里的分辨率12位、采样率1 MSPS、SNR 70 dB然后就够了。实际上同一颗芯片在不同频率、不同温度、不同供电电压下的性能差距比不同芯片之间的差距还要大。以某颗典型的12位SAR ADC为例手册上会写SNR典型值70 dB 1 kHz但你往下翻到详细表格可能会看到SNR在100 kHz输入时只有67 dB在500 kHz时可能只剩63 dB。温度影响更明显商用级芯片在-40℃到85℃范围内INL可能从±0.5 LSB恶化到±2 LSBSNR也可能掉2到3 dB。供电电压对性能的影响主要通过内部参考和开关导通电阻体现电源纹波大的时候动态指标立刻下降。所以我强烈建议选型阶段就把目标信号频率、温度范围、供电条件确定下来去数据手册里找对应条件下的指标而不是只看首页标称值。如果手册的表格不够细就去申请样片实测。一套完整的实测数据比十页数据手册都有说服力。5.2 ENOB与有效分辨率是两个概念前文提过ENOB和有效分辨率无噪声分辨率的区别这里再展开说。还是拿高性能SAR ADC举例一颗20位分辨率的ADC标称SNR 104 dB算出来ENOB大概是17位。但如果看它的峰峰值噪声指标可能只有7 μV对应满量程5 V约19.5位的无噪声分辨率。等等这样算怎么会比ENOB高这里要注意区分ENOB由SINAD换算包含了谐波失真而精密测量ADC在直流低频应用时几乎没有谐波所以ENOB受量化噪声和热噪声限制无噪声分辨率专门看噪声对读数的扰动两者定义基准不同不可直接对比。实际选型时如果你做的是多路复用、低频精密测量请重点看无噪声分辨率和INL如果你做的是振动分析或高频信号采集请重点看ENOB、SINAD和SFDR。这两种场景对ADC性能的要求方向完全不同用错指标选型结果必然差强人意。5.3 驱动运放与前端电路对指标的影响SAR ADC的输入阻抗是动态变化的采样瞬间它的输入相当于一个电容开关会向后级驱动电路灌电流。这个瞬态电流如果超过了运放的输出电流能力或者运放的闭环带宽不够采样电压就会在建立时间内出现振荡或残余误差。具体表现是低频测试没问题频率一高或者采样率一提高ADC的SNR和THD马上恶化。驱动运放选型有一条经验法则运放的增益带宽积至少要是采样频率的5到10倍同时输出电流要能满足采样瞬间的瞬态需求。驱动电路的RC网络取值也很有讲究R大了会降低建立速度R小了可能引起振铃C大了会加大运放的负载C小了不能提供足够的电荷储备。数据手册一般会给建议值但这个建议值是基于芯片测试板的寄生参数算出来的你的PCB布局布线不同参数也需要微调。调试时最好的办法是用网络分析仪或者高带宽示波器观察ADC输入端尽量靠近引脚位置的波形确保在采样开关关闭前波形已经完全稳定。6. 实测中踩过的坑与个人经验6.1 采样时钟抖动导致的幽灵噪声有一次我调试一块高速采集板的SAR ADC静态参数测下来一切正常DNL、INL都符合预期但一到动态测试SNR就比预期低4~5 dB。一开始怀疑是信号源纯度不够换了带通滤波器后改善不大怀疑是驱动运放带宽不足换更高带宽的运放后几乎没变化。后来仔细看频谱发现噪声基底不是平整的而是有一个缓慢起伏的鼓包。这种特征很像是采样时钟的抖动过大。排查到FPGA的时钟配置发现我图省事直接用PLL从系统时钟分频出ADC采样时钟PLL的环路带宽设置也不太合理导致输出时钟的近端相位噪声很大。修改PLL参数并加了一路专用的低抖动时钟缓冲后SNR恢复到接近手册值。从那以后我测ADC第一件事就先确认采样时钟质量不然后面所有的排查都是白费功夫。好在现在的FPGA开发工具都能直接看PLL的输出抖动估算建议在开工前就把时钟树规划好低速采集可以放宽但高速采集必须用专用时钟芯片。6.2 电源与地平面处理对SFDR的影响还有一次更邪门SPI接口读回来的数据在低频下看着正常但FFT里总是在某个特定频点上出现一个尖峰移动输入信号频率那个尖峰纹丝不动。查了一圈最后定位到ADC模拟电源的供电线上有一串开关电源的纹波噪声频率正好落在我FFT关注频段内——它和输入信号在ADC内部混频变成了频谱上那个钉在原位的杂散。处理办法也简单给模拟电源加上一级LC滤波把开关频率及高次谐波压下去杂散尖峰立刻消失。这类问题在静态测试中完全看不出来因为直流测量对电源噪声不敏感但动态测试对电源纯净度的要求极其苛刻。所以设计SAR ADC采集电路时模拟电源和数字电源一定要分区处理参考电压的滤波更是重中之重。不要迷信数据手册上的PSRR电源抑制比那个指标是在很低的频率下测的高频电源噪声照样会进入信号链路。6.3 一个我自己校准失调误差的快速方法最后分享一个实战小技巧。很多系统用SAR ADC时要求绝对精度但芯片的失调误差在出厂时虽然有标定温度变化后还是会漂移。如果你在系统里没有多余的校准通道可以留一个空闲的模拟开关把ADC的输入临时切换到地或者一个精密参考电压软件读几个点算出实际的失调偏移量然后存下来作为整个系统的校准系数。这个操作唯一要注意的是校准通道的地必须和信号通路共地且PCB布局上要保证从开关到ADC引脚的寄生电阻、热电势尽量小。在热电偶采集中这种自校准方式可以显著改善温度漂移带来的整体误差成本几乎为零强烈推荐。做精密仪器或者仪表的朋友如果还没给自己的采集链路加这个归零功能下次改版的时候可以考虑加上。做硬件这行没有哪个指标是孤立的。SAR ADC的静态参数是它的性格底子动态特性是它在真实世界里的表现。搞清楚每一项指标的物理含义、测量条件和调试方法选型时不盲目迷信标称分辨率调试时系统化排除信号源、时钟、电源、驱动电路这些环节的干扰才能让ADC发挥出它应有的水平。希望这篇总结能帮你少走一些弯路。
