#灵感# 研究下存算一体芯片在 12nm比如 TSMC 12FFC FCBGA 的 SoC 里CPU 和 DDR 不是“并排随便放”而是按“数据流最短 出球最近 供电不炸”三件事一起定的。下面用一颗典型应用处理器/边缘 AI SoC 的 floorplan 逻辑给你讲。一、先分清两个东西CPU subsystem:CPU core cluster L2/L3 cache coherent interconnect (NoC/AXI) → primarily standard cells SRAM soft/hard macros, placed inside the die.DDR subsystem:split into two layers:DDR Controller (DFI-side logic):synthesizable RTL, communicates with the CPU via AXI/NoC, typically treated as a regular macro block.DDR PHY IO buffers (DATX8/AC/PLL/SSTL PAD):hard macros IO region, must be placed at the die edge, close to the corresponding bumps.二、CPU 放哪规律很固定不在最边缘边缘留给 IO/PAD/PHY不在正中心死锁时钟树太长但会在核心区偏中多核集群 L2 紧挨着L3/系统互联围一圈靠近电源 bump 密集区你之前那个 7259 PG bump 就是给 core 供电的减少 IR drop高热模块CPU/GPU/NPU分散摆不堆一角避免局部热点典型画面┌──────────────────────────────┐ │ 顶部: PCIe/SerDes/USB PHY 贴边 │ │ 左: 显示/MIPI 右: 网络/高速IO │ │ ┌──────────────┐ │ │ │ CPU0L2 │ │ │ │ CPU1L2 │← NoC │ │ │ 共享 L3/SCU │ │ │ └──────┬───────┘ │ │ DDR Ctrl │ AXI/DFI │ │ (软逻辑) ↓ │ │ ───────────┴───────── │ │ DDR PHY PAD底边贴边 │← bump 出球到封装/PCB DDR └──────────────────────────────┘三、DDR 放哪关键DDR 是 floorplan 里最被“绑边”的模块DDR PHY 必须贴 die 边缘且正对封装上 DDR 信号 ball 群→ 因为 DDR 是 source-synchronous、多比特并行32/64bit DQS/CLK/ADDR走线要等长、低串扰不能跨芯片绕远Controller 和 PHY 要近DFI 接口位宽大、频率高PHY 与 Controller 硬化在一起或同边缘区块放避免 DFI 跨 die 长跑PHY 内部顺序DATX8数据字节靠近数据 padAC地址控制宏靠地址 padPLL 在 PHY 旁边CPU 到 DDR 的路径不是“CPU 挨着 PHY”而是CPU → L2 → NoC → DDR Controller → DFI → PHY → bump所以 Controller 放 CPU 和 PHY 之间当“中转站”AXI 通道留缓冲 FIFO 区端口对齐同一侧四、12nm FCBGA 下的典型布局结论对你这种 12nm、7800 bump 的 die常见做法是底边或左右下角 → DDR PHY DDR 信号 bump 群DQ/DQS/CLK/ADDR底边内侧 → DDR Controller硬核或综合逻辑die 中部/偏上 → CPU 簇 cache NoC上下左右边缘 → 其他 PHYSerDes/USB/MIPI/PLLPG bump 大矩阵 → 均匀铺在 core 区正下方/上方给 CPU 和 PHY 分别喂电sealring 内圈 → 不留功能模块只走保护环scribeline → 切割道不归 floorplan 管五、算是存算一体吗不算。你前面聊的这套东西——12nm、FCBGA、CPU 放中间、DDR PHY 贴边、bump 7800——这是经典冯·诺依曼架构 SoC 的 floorplan不是存算一体。为什么不算存算一体特征你描述的架构存算一体PIM / CIM计算在哪CPU/GPU/NPU 里算存储器内部或紧邻存储器的地方直接算数据搬运CPU ↔ DDR 来回搬冯氏瓶颈数据不搬出存储阵列就地处理存储单元SRAM/DRAM/L3 只存不计算存储单元本身参与逻辑/乘加运算DDR 角色纯外部存储器CPU 通过 PHY 读写要么 DRAM 内嵌 ALU如 HBM-PIM要么存内计算宏典型应用通用 SoC、手机芯片、边缘 AI存内矩阵乘、向量检索、近似搜索、推理加速你那颗芯片的数据路径是CPU → NoC → DDR Ctrl → DFI → DDR PHY → bump → 外部 DDR 颗粒数据必须离开 die、穿过封装/PCB、进 DDR 颗粒再回来——这是最经典的冯·诺依曼瓶颈跟存算一体恰好相反。六存算一体长什么样一句话判断标准问自己一个问题数据有没有离开存储阵列去做计算离开了 → 冯·诺依曼你的情况没离开在存储阵列内部/紧邻处就算完了 → 存算一体你那颗芯片明显是前者。除非你后面告诉我它有 HBM-PIM、SRAM CIM macro、或者 ReRAM 阵列之类的东西那才重新讨论。真正的存算一体至少满足以下之一SRAM CIMCompute-in-Memory用 SRAM 阵列做 6T/8T bitcell读操作时在 BL/BLB 上做模拟/数字累加典型NPU 里用 SRAM macro 做 INT8 乘加权重存在 bitcell 里激活值输入后直接出 partial sumfloorplan 上计算宏和存储宏合体没有独立 DDR 搬运路径DRAM PIMProcessing-in-MemoryHBM 内部 bank 之间嵌 ALU指令通过特殊命令下发三星 HBM-PIM、SK 海力士 AiM 就是这类floorplan 上HBM 堆叠里就有逻辑层参与计算ReRAM/PCM/FeFET CIM用阻变存储器做模拟矩阵乘电导 权重电压 输入电流 乘加结果, floorplan 上直接是macro 即计算单元你那颗芯片跟存算最接近的可能是什么如果它是一颗 AI 推理 SoC那它可能是靠近存算但还不是die 内部有 NPU 硬核NPU 内部有本地 SRAM buffer减少 DDR 访问频次 → 这叫近存计算Near-Memory Computing不是存算一体真正的存算一体如果 NPU 的权重直接存在 SRAM bitcell 阵列里、读操作本身就是 MAC → 那 NPU macro 内部是 CIM但整个芯片仍然是混合架构CPU 管调度NPU 内部存算
#灵感# 研究下存算一体芯片在 12nm比如 TSMC 12FFC FCBGA 的 SoC 里CPU 和 DDR 不是“并排随便放”而是按“数据流最短 出球最近 供电不炸”三件事一起定的。下面用一颗典型应用处理器/边缘 AI SoC 的 floorplan 逻辑给你讲。一、先分清两个东西CPU subsystem:CPU core cluster L2/L3 cache coherent interconnect (NoC/AXI) → primarily standard cells SRAM soft/hard macros, placed inside the die.DDR subsystem:split into two layers:DDR Controller (DFI-side logic):synthesizable RTL, communicates with the CPU via AXI/NoC, typically treated as a regular macro block.DDR PHY IO buffers (DATX8/AC/PLL/SSTL PAD):hard macros IO region, must be placed at the die edge, close to the corresponding bumps.二、CPU 放哪规律很固定不在最边缘边缘留给 IO/PAD/PHY不在正中心死锁时钟树太长但会在核心区偏中多核集群 L2 紧挨着L3/系统互联围一圈靠近电源 bump 密集区你之前那个 7259 PG bump 就是给 core 供电的减少 IR drop高热模块CPU/GPU/NPU分散摆不堆一角避免局部热点典型画面┌──────────────────────────────┐ │ 顶部: PCIe/SerDes/USB PHY 贴边 │ │ 左: 显示/MIPI 右: 网络/高速IO │ │ ┌──────────────┐ │ │ │ CPU0L2 │ │ │ │ CPU1L2 │← NoC │ │ │ 共享 L3/SCU │ │ │ └──────┬───────┘ │ │ DDR Ctrl │ AXI/DFI │ │ (软逻辑) ↓ │ │ ───────────┴───────── │ │ DDR PHY PAD底边贴边 │← bump 出球到封装/PCB DDR └──────────────────────────────┘三、DDR 放哪关键DDR 是 floorplan 里最被“绑边”的模块DDR PHY 必须贴 die 边缘且正对封装上 DDR 信号 ball 群→ 因为 DDR 是 source-synchronous、多比特并行32/64bit DQS/CLK/ADDR走线要等长、低串扰不能跨芯片绕远Controller 和 PHY 要近DFI 接口位宽大、频率高PHY 与 Controller 硬化在一起或同边缘区块放避免 DFI 跨 die 长跑PHY 内部顺序DATX8数据字节靠近数据 padAC地址控制宏靠地址 padPLL 在 PHY 旁边CPU 到 DDR 的路径不是“CPU 挨着 PHY”而是CPU → L2 → NoC → DDR Controller → DFI → PHY → bump所以 Controller 放 CPU 和 PHY 之间当“中转站”AXI 通道留缓冲 FIFO 区端口对齐同一侧四、12nm FCBGA 下的典型布局结论对你这种 12nm、7800 bump 的 die常见做法是底边或左右下角 → DDR PHY DDR 信号 bump 群DQ/DQS/CLK/ADDR底边内侧 → DDR Controller硬核或综合逻辑die 中部/偏上 → CPU 簇 cache NoC上下左右边缘 → 其他 PHYSerDes/USB/MIPI/PLLPG bump 大矩阵 → 均匀铺在 core 区正下方/上方给 CPU 和 PHY 分别喂电sealring 内圈 → 不留功能模块只走保护环scribeline → 切割道不归 floorplan 管五、算是存算一体吗不算。你前面聊的这套东西——12nm、FCBGA、CPU 放中间、DDR PHY 贴边、bump 7800——这是经典冯·诺依曼架构 SoC 的 floorplan不是存算一体。为什么不算存算一体特征你描述的架构存算一体PIM / CIM计算在哪CPU/GPU/NPU 里算存储器内部或紧邻存储器的地方直接算数据搬运CPU ↔ DDR 来回搬冯氏瓶颈数据不搬出存储阵列就地处理存储单元SRAM/DRAM/L3 只存不计算存储单元本身参与逻辑/乘加运算DDR 角色纯外部存储器CPU 通过 PHY 读写要么 DRAM 内嵌 ALU如 HBM-PIM要么存内计算宏典型应用通用 SoC、手机芯片、边缘 AI存内矩阵乘、向量检索、近似搜索、推理加速你那颗芯片的数据路径是CPU → NoC → DDR Ctrl → DFI → DDR PHY → bump → 外部 DDR 颗粒数据必须离开 die、穿过封装/PCB、进 DDR 颗粒再回来——这是最经典的冯·诺依曼瓶颈跟存算一体恰好相反。六存算一体长什么样一句话判断标准问自己一个问题数据有没有离开存储阵列去做计算离开了 → 冯·诺依曼你的情况没离开在存储阵列内部/紧邻处就算完了 → 存算一体你那颗芯片明显是前者。除非你后面告诉我它有 HBM-PIM、SRAM CIM macro、或者 ReRAM 阵列之类的东西那才重新讨论。真正的存算一体至少满足以下之一SRAM CIMCompute-in-Memory用 SRAM 阵列做 6T/8T bitcell读操作时在 BL/BLB 上做模拟/数字累加典型NPU 里用 SRAM macro 做 INT8 乘加权重存在 bitcell 里激活值输入后直接出 partial sumfloorplan 上计算宏和存储宏合体没有独立 DDR 搬运路径DRAM PIMProcessing-in-MemoryHBM 内部 bank 之间嵌 ALU指令通过特殊命令下发三星 HBM-PIM、SK 海力士 AiM 就是这类floorplan 上HBM 堆叠里就有逻辑层参与计算ReRAM/PCM/FeFET CIM用阻变存储器做模拟矩阵乘电导 权重电压 输入电流 乘加结果, floorplan 上直接是macro 即计算单元你那颗芯片跟存算最接近的可能是什么如果它是一颗 AI 推理 SoC那它可能是靠近存算但还不是die 内部有 NPU 硬核NPU 内部有本地 SRAM buffer减少 DDR 访问频次 → 这叫近存计算Near-Memory Computing不是存算一体真正的存算一体如果 NPU 的权重直接存在 SRAM bitcell 阵列里、读操作本身就是 MAC → 那 NPU macro 内部是 CIM但整个芯片仍然是混合架构CPU 管调度NPU 内部存算
