FPGA PWM 动态调占空比影子寄存器怎样保证整周期更新先复现Windows 11 / Vivado Simulator 2022.1 行为仿真。将附录 A、B 分别保存为pwm_shadow.sv、tb_pwm.sv并保存第 6 节的simulate.tcl在已配置 Vivado 命令环境的空目录运行xvlog --sv pwm_shadow.sv tb_pwm.sv xelab tb_pwm -s sim -debug typical xsim sim -tclbatch simulate.tcl真实观察35 ns 写零后当前满占空比周期继续到 75 ns 才提交零125 ns 边界同拍写入 4 优先于旧 shadow5。给 PWM 写一个新占空比看起来只是改寄存器。真正容易出错的是修改发生在周期中间原本已经拉低的输出又因为比较门限变大而拉高一周期内出现两段高电平。本文把“软件什么时候写”与“PWM 什么时候使用”分开做一个固定周期、影子占空比、寄存器输出的最小实现并把边界同拍写入的优先级说清楚。本文面向已经理解计数器比较式 PWM 的读者。周期长度以输入时钟拍数表示占空比以高电平拍数表示不包含可变周期、互补输出和死区控制。本次测试日期为 2026 年 10 月 18 日工具 SW Build 3526262精度 1 ps。1 一个会被普通调光演示掩盖的问题设周期为 10 拍计数值依次经过 09初始占空比为 3。直接比较phase duty时输出在 0、1、2 为高在 3 以后为低。如果到了计数 6 又把 duty 改成 8计数 6、7 重新满足比较条件输出会再次变高。LED 的平均亮度可能看着正常但这一周期已经不是一个连续的三拍或八拍脉冲。将比较结果再打一拍只能使输出随寄存器更新无法阻止中途改变门限造成的额外高电平段。这里要解决的根本问题是同一个完整周期始终使用同一个有效占空比。Microchip 的 PWM 文档同样使用双缓冲把可随时写入的数值与真正参与比较的数值分开在计数器规定的更新点转移。本文借鉴的是这种通用设计思想SystemVerilog 实现与测试独立编写。官方双缓冲说明2 先约定四条行为设计中保留两份数据shadow_duty保存最近一次写入active_duty只在新周期开始时更新。周期中连续写入多次只保留最后一份待生效值没有排队功能。边界同拍写入采用明确的“新写入优先”如果旧计数值为PERIOD-1同时duty_wr1刚采到的duty_in直接用于新周期否则使用先前保存的 shadow。这个选择属于本模块接口约定不应靠两条非阻塞赋值的书写顺序碰运气。duty0表示整周期低电平dutyPERIOD表示整周期高电平。大于 PERIOD 的可表示输入统一饱和到 PERIOD。计数器只需表示 0PERIOD−1但占空比还要表示 PERIOD所以二者位宽不一定相同。例如 PERIOD16 时计数器需要 4 位占空比需要 5 位。输入duty_wr和duty_in必须已经属于本模块 clk 时钟域并满足采样沿的建立保持时间。影子寄存器解决更新时机不承担跨时钟域传输异步总线不能直接接进来。3 最小核心的顺序要与输出相位一致约定时钟沿之后的phase对应这一拍的输出。旧phasePERIOD-1表示即将换周期新的计数值为 0其他时候新的计数值加一。先选出这一拍要用的有效占空比再依据新的计数值生成输出最后统一寄存。最小核心可以概括为下面的行为顺序。这里是逻辑说明完整可编译 RTL 见附录 A。bounded_input min(duty_in, PERIOD) 若 duty_wr更新 shadow 若旧 phase PERIOD-1 next_count 0 next_active duty_wr ? bounded_input : shadow 否则 next_count phase 1 next_active active pwm 的下一拍 (next_count next_active)最常见的差一拍错误是边界执行active shadow紧接着写pwm (0 active)以为第二句已经能看到新 active。非阻塞赋值右侧读取的仍是沿前值新周期第一拍就会使用旧门限。解决办法是显式计算将要提交的值并让 active 与 pwm 使用同一个值。复位后的第一个周期也要有约定。计数器初值、有效占空比初值和首次提交时机必须一致否则可能只有首周期多一拍或少一拍。本文实际复位策略为同步高有效rst复位沿将 phase 置为 PERIOD−1shadow_duty、active_duty、pwm 和 period_start 清零复位优先于写入。释放后的第一个 clk 上升沿进入 phase0 并开始完整周期。复位本身允许截断当前脉冲。4 逐拍看更新到底在哪发生下面切换到真实测试参数 PERIOD5clk 周期为 10 ns。图由最终通过回归的 VCD 精确事件重绘使用文末原样源码不是上板测量。25 ns 写入 5输出进入满占空比35 ns 中途写入 0只改变 shadowactive 仍为 5输出继续保持高到 75 ns完成整整五拍。85 ns 暂存 5125 ns 边界同拍改写 4active 直接取 4新周期首拍即使用它165 ns 才拉低。图中的 period start 是寄存输出period_start。图未画出 rst15 ns 仍在同步复位25 ns 是释放后的首个边界初始状态见下表。下表摘自真实逐拍 CSV采样沿时间比 CSV 记录早 1 nsphase、shadow、active、pwm 均为沿后值。表中只摘取关键拍。上升沿 nsrstduty_wr / duty_inphaseshadowactivepwm1511 / 540002501 / 505513501 / 010516500 / 040517500 / 000008501 / 5150011500 / 5450012501 / 4044115500 / 0344116500 / 04440第二张图依次枚举 duty05每周期恰好五拍175225 ns 全低425475 ns 全高。475 ns 输入编码 7 被钳位为 5。PWM 为 100% 时跨周期持续高电平周期边界仍可从 period_start 识别。读图时先看 active 是否只在边界变化再数每个完整周期中 pwm 为高的拍数最后检查写入是否按约定生效。看到一条形状漂亮的 PWM 曲线还不足以证明中途写入与边界冲突正确。还有一类容易漏掉的测试把输入从大占空比改为小占空比。只测由小变大可能发现周期后段被重新拉高却漏掉高电平被提前截短的问题。每个中途写入都应核对两个周期写入所在周期仍保持原来的高电平拍数下一周期才使用新数值。参考检查不要完全复制 RTL 的判断式。可以在每个新周期开始时记录应生效的目标值独立累计这一周期的高电平拍数并统计电平转换次数同时再逐拍比较输出。前者检查完整周期的形状后者定位到底是哪一沿偏移。测试驱动应在非采样沿改变 duty_wr 与 duty_in检查则等非阻塞赋值更新后执行避免 Testbench 与被测电路之间的仿真竞争。5 接入工程时还要检查什么固定周期频率为f_pwmf_clk/PERIOD。例如 50 MHz 时钟配 PERIOD2500得到 20 kHz占空比分辨率是一拍即 1/2500。这里是计算示例不是本工程的上板测量。非 2 的幂周期必须显式比较PERIOD-1回零不能依赖计数器自然溢出。寄存输出让组合比较器的中间变化不直接传到输出端仍需检查目标器件、输出寄存器位置和时序约束。功能仿真通过不能据此宣称引脚无任何毛刺、已经时序收敛或适合直接驱动功率级。同域总线写入口可以把一次成功写事务转换为一个 duty_wr。软件若要知道参数何时真正生效可另加提交事件或可读 active写入被接受与已经生效是两个不同时间点。多通道 PWM 如果要同时切换还需共用提交边界不能分别等待各自周期碰巧对齐。参数合法性也属于接口的一部分。PERIOD 必须为正若允许 PERIOD1位宽计算应至少保留一位避免$clog2(1)产生零位宽声明。PERIOD1 每拍都是边界只有全低和全高两种占空比适合检查极端参数。影子寄存器还引入了有意的更新延迟。中途写入需要等到下一边界越靠近周期起点等待越久边界同拍写入按本文规则立即进入新周期。控制算法若把写入时刻当成输出生效时刻就可能算错控制延迟调试时应一起观察提交事件。6 完整源码与可复现测试源码按“先理解核心、再完整复现”的顺序放在附录。附录 A 是实际编译的pwm_shadow.sv保留三个故障注入宏便于检查测试能力不定义宏时就是正常实现。只配置 PERIOD不手动覆盖自动派生的 DW/PW。附录 B 的主 TB 用外部经过拍数取模作为参考不读取 DUT 内部 phase 来决定期望结果内部寄存器只用于波形记录。附录 C 另用整帧高低掩码枚举旧/新 duty 和每一个写入位置检查写入所在帧与下一帧。下面是实际采用的独立 XSim 调用方式。新建空目录pwm_good把下文两份主源码保存进去在该目录用 PowerShell 执行$bin改成自己的 Vivado 安装目录。正常运行不要添加任何MUT_*宏。$binD:\tools\Xilinx\Vivado\2022.1\bin$bin\xvlog.bat--svpwm_shadow.svtb_pwm.sv$bin\xelab.battb_pwm-s sim-debug typical $bin\xsim.batsim-tclbatch simulate.tcl同目录保存simulate.tclopen_vcd trace.vcd log_vcd /tb_pwm/c5/* run all close_vcd quit得到trace.vcd和pwm_trace.csv前者用于波形后者是自检时刻的数值记录。CSV 单位为 ps其中上升沿检查行晚于该沿 1 ns。只有出现相应 TEST_PASS 且没有 Fatal、ERROR 或超时才视作正常通过本次 XSim 的$fatal可能仍返回退出码 0。要复现文中 PNG把附录的plot_pwm_vcd.py放到pwm_good的上一级在上一级执行python plot_pwm_vcd.py--runs.--out figures绘图需要已安装的 matplotlib仿真本身不依赖它。也可直接在仿真器中检查同一批信号。本文给出本主题核心复现与独立检查的全部源码完整实验记录另包含三轮历史日志、批量调度脚本、源码哈希及另一主题测试。最终回归中主 TB 在 PERIOD1、2、4、5、7、16、17 下完成 3087 次检查第二套 TB 在 P1、3、5、8 下完成 19576 次检查均通过。三个故意错误分别是“边界仍用旧 shadow”“中途修改 active”“把满占空比当关闭”均被 PWM_ASSERT 捕获PERIOD0 被 PARAM_GUARD 拒绝。另一次独立 VCD 解码核查了 697 个 PWM 沿及 135 个完整周期未发现边界或输出拍数不符。没有进行综合、实现、静态时序分析和板级测试也未测量真实引脚毛刺。7 小结与延伸影子寄存器的价值在于给更新设定明确边界本周期用完旧参数下周期整体换成新参数。实现时还要同时说清同拍写入优先级、满占空比位宽和寄存输出相位三者缺一都可能留下边界错误。想先回顾计数比较与呼吸灯可看之前的 PWM 基础文章。可以继续做一个具体练习两个共享周期的 PWM 通道需要在同一边界分别切换到 30% 和 70%总线却分两次写入应该增加什么提交机制才能避免一个周期里新旧参数混用参考资料Microchip PIC18F26/46/56Q35PWM Duty Cycle说明占空比缓冲与周期更新条件。MicrochipAVR Timer Compare Register Double Buffer说明在计数顶端或底端同步更新比较寄存器的用途。附录 A 完整 RTL保存为pwm_shadow.sv。timescale 1ns/1ps module pwm_shadow #( parameter integer PERIOD5, parameter integer DW(PERIOD2)?1:$clog2(PERIOD1), parameter integer PW(PERIOD2)?1:$clog2(PERIOD) )(input logic clk,rst,duty_wr,input logic [DW-1:0] duty_in, output logic pwm,period_start); logic [PW-1:0] phase; logic [DW-1:0] shadow_duty,active_duty; wire [DW-1:0] bounded_duty(duty_inPERIOD)?PERIOD:duty_in; wire [DW-1:0] commit_duty ifdef MUT_BOUNDARY_OLD shadow_duty; else duty_wr ? bounded_duty : shadow_duty; endif initial if(PERIOD1) $fatal(1,PARAM_GUARD PWM PERIOD must be 1); always_ff (posedge clk) begin if(rst) begin phasePERIOD-1;shadow_duty0;active_duty0; pwm0;period_start0; end else begin period_start0; if(duty_wr) shadow_dutybounded_duty; if(phasePERIOD-1) begin phase0;active_dutycommit_duty;period_start1; ifdef MUT_FULL_OFF pwm(commit_duty!0 commit_dutyPERIOD); else pwm(commit_duty!0); endif end else begin phasephase1b1; ifdef MUT_IMMEDIATE if(duty_wr) active_dutybounded_duty; pwm((int(phase)1)(duty_wr ? bounded_duty : active_duty)); elsif MUT_FULL_OFF pwm((int(phase)1)active_duty active_dutyPERIOD); else pwm((int(phase)1)active_duty); endif end end end endmodule附录 B 完整主 Testbench保存为tb_pwm.sv。timescale 1ns/1ps module pwm_case #(parameter integer P5)(output bit done); localparam integer DW(P2)?1:$clog2(P1); logic clk0,rst1,duty_wr0; logic [DW-1:0] duty_in0; wire pwm,period_start; integer elapsed0,pending0,active0,position0,checks0,frames0,fd; bit initialized0,expected_pwm0,expected_start0,old_pwm,old_start; logic [31:0] rng32hba1234cd; always #5 clk~clk; pwm_shadow #(.PERIOD(P)) dut(.*); task automatic step(input bit r,w,input integer d,input string label_i); (negedge clk);old_pwmpwm;old_startperiod_start; rstr;duty_wrw;duty_ind;#1; if(initialized {pwm,period_start}!{old_pwm,old_start}) $fatal(1,PWM_SYNC_ASSERT P%0d,P); if(r)begin elapsed0;pending0;active0;expected_pwm0;expected_start0;position-1;end else begin if(w)pending(int(duty_in)P)?P:int(duty_in); positionelapsed%P;expected_start(position0); if(expected_start)begin activepending;frames;end expected_pwm(positionactive);elapsed; end (posedge clk);#1;checks;initialized1; if({pwm,period_start}!{expected_pwm,expected_start}) $fatal(1,PWM_ASSERT P%0d check%0d %s pos%0d got%b%b expected%b%b,P,checks,label_i,position,pwm,period_start,expected_pwm,expected_start); if(P5)$fdisplay(fd,%0d,%0t,%0d,%0d,%0d,%0d,%0d,%0d,%0d,%0d,%s,checks,$time,rst,duty_wr,duty_in,dut.phase,dut.shadow_duty,dut.active_duty,pwm,period_start,label_i); endtask initial begin done0; if(P5)begin fd$fopen(pwm_trace.csv,w);if(!fd)$fatal(1,PWM_FILE_ASSERT); $fdisplay(fd,check,time_ps,rst,wr,duty,phase,shadow,active,pwm,start,scenario);end step(1,1,P,reset overrides write); // Full frame; mid-frame zero must not truncate it. step(0,1,P,boundary full duty); for(int i1;iP;i)step(0,(i1),0,mid-frame zero pending); step(0,0,0,commit pending zero); for(int i1;iP;i)step(0,(i1),P,mid-frame full pending); step(0,1,(P1)?P-1:1,boundary new write wins over pending full); for(int i1;iP;i)step(0,0,0,complete chosen duty); // Every legal duty, with exact P output samples per frame. for(int d0;dP;d)begin step(0,1,d,enumerate duty boundary); for(int i1;iP;i)step(0,0,0,enumerate duty hold); end step(0,1,(1DW)-1,out-of-range duty clamps to full); repeat(P1)step(0,0,0,hold clamped duty); step(1,1,0,mid-frame reset cancels output and shadow); repeat(P1)step(0,0,0,reset release remains zero); for(int i0;i300;i)begin rngrng^(rng13);rngrng^(rng17);rngrng^(rng5); step((i%79)0,rng[0],rng[DW:1],deterministic random writes); end if(P5)$fclose(fd); $display(CASE_PASS PWM P%0d checks%0d frames%0d,P,checks,frames);done1; end endmodule module tb_pwm; wire [6:0] done; pwm_case #(1) c1(done[0]);pwm_case #(2)c2(done[1]);pwm_case #(4)c4(done[2]); pwm_case #(5)c5(done[3]);pwm_case #(7)c7(done[4]);pwm_case #(16)c16(done[5]);pwm_case #(17)c17(done[6]); initial begin wait(done);$display(TEST_PASS PWM);$finish;end initial begin #30000;$fatal(1,PWM_TIMEOUT_ASSERT);end endmodule附录 C 第二套参考检查与参数保护保存为tb_pwm_review.sv。timescale 1ns/1ps module review_pwm #(parameter P5)(output bit done); localparam DW$clog2(P1); logic clk0,rst1,duty_wr0;logic [DW-1:0] duty_in0; wire pwm,period_start;integer checks0; pwm_shadow #(.PERIOD(P)) dut(.*); always #5 clk~clk; task automatic slot(input bit reset_i,wr_i,input integer duty_i,expected_i,slot_i); (negedge clk);rstreset_i;duty_wrwr_i;duty_induty_i; (posedge clk);#1; if(pwm!expected_i[0] || period_start!(!reset_i slot_i0)) $fatal(1,PWM_REVIEW_ASSERT P%0d slot%0d,P,slot_i); checks; endtask initial begin done0; // Compare two entire frames to literal duty masks for every write offset. for(int old_d0;old_dP;old_d)for(int new_d0;new_dP;new_d)for(int offset0;offsetP;offset)begin slot(1,0,0,0,-1); for(int i0;iP;i)slot(0,i0,old_d,iold_d,i); for(int i0;iP;i)slot(0,ioffset,new_d,i((offset0)?new_d:old_d),i); for(int i0;iP;i)slot(0,0,0,inew_d,i); end $display(CASE_PASS PWM_REVIEW P%0d checks%0d,P,checks);done1; end endmodule module tb_pwm_review; wire [3:0] done; review_pwm #(1)c1(done[0]);review_pwm #(3)c3(done[1]); review_pwm #(5)c5(done[2]);review_pwm #(8)c8(done[3]); initial begin wait(done);$display(TEST_PASS PWM_REVIEW);$finish;end initial begin #200000;$fatal(1,PWM_REVIEW_TIMEOUT);end endmodule保存为tb_pwm_invalid.sv。timescale 1ns/1ps module tb_pwm_invalid; logic clk0,rst1,duty_wr0,duty_in0; wire pwm,period_start; pwm_shadow #(.PERIOD(0)) dut(.*); initial begin #5;$fatal(1,GUARD_MISSING);end endmodule两项检查各用一个新的空目录分别复制 RTL 和对应 TB。PowerShell 保持前述$bin设置参考检查沿用上文 Tcl将 log_vcd 范围改成/tb_pwm_review/*命令如下$bin\xvlog.bat--svpwm_shadow.svtb_pwm_review.sv$bin\xelab.battb_pwm_review-s sim-debug typical $bin\xsim.batsim-tclbatch simulate.tcl参数保护测试把命令与 Tcl 中的tb_pwm_review全部替换为tb_pwm_invalid预期出现PARAM_GUARD PWM PERIOD must be 1不能要求 TEST_PASS。故障注入每次也用干净目录复制正常 RTL 和主 TB在主流程 xvlog 命令中分别增加-d MUT_BOUNDARY_OLD、-d MUT_IMMEDIATE、-d MUT_FULL_OFF其余命令不变。预期看到 PWM_ASSERT 且没有 TEST_PASS这三次断言失败证明测试识别出了刻意注入的错误不能计作正常设计失败。附录 D 从实际 VCD 重绘两张图保存为plot_pwm_vcd.py。这是实际绘图程序的解析/绘图函数及 PWM 调用子集不重建期望波形。Render actual XSim VCD changes, not reconstructed expected waveforms.importargparse,pathlib,reimportmatplotlib matplotlib.use(Agg)importmatplotlib.pyplotasplt pargparse.ArgumentParser();p.add_argument(--runs,defaultruns_03);p.add_argument(--out,defaultfigures);ap.parse_args()rootpathlib.Path(__file__).resolve().parent;outroot/a.out;out.mkdir(exist_okTrue)defread_vcd(path):scopes[];names{};events{};time0;factor1;headerTrueforlineinpath.read_text().splitlines():sline.strip()ifs.startswith($scope):scopes.append(s.split()[2])elifs.startswith($upscope):scopes.pop()elifs.startswith($var):vs.split();names[..join(scopes[v[4]])]v[3];events.setdefault(v[3],[])elifre.fullmatch(r\d(ps|ns|us),s):n,ure.fullmatch(r(\d)(ps|ns|us),s).groups();factorint(n)*dict(ps.001,ns1,us1000)[u]elifs.startswith($enddefinitions):headerFalseelifnotheader:ifs.startswith(#):timeint(s[1:])*factorelifsands[0]inbB:value,keys[1:].split();events[key].append((time,int(value,2)ifnotre.search([xzXZ],value)elsefloat(nan)))elifsands[0]in01xXzZ:events[s[1:]].append((time,int(s[0])ifs[0]in01elsefloat(nan)))return{name:events[key]forname,keyinnames.items()}defdraw(file,signals,start,end,title,name,marks()):dataread_vcd(root/a.runs/file/trace.vcd);fig,axesplt.subplots(len(signals),1,figsize(12,1.05*len(signals)1.1),sharexTrue)forax,(path,label)inzip(axes,signals):evdata[path];points[xforxinevifx[0]end]points.append((end,points[-1][1]));x,yzip(*points)ax.step(x,y,wherepost,color#145da0,linewidth1.7);ax.set_ylabel(label,rotation0,haright,vacenter,fontsize9)ax.set_xlim(start,end);ax.grid(axisx,alpha.2)fortinmarks:ax.axvline(t,color#c16a14,ls--,alpha.6)ax.spines[[top,right]].set_visible(False)axes[0].set_title(title,locleft,fontsize13);axes[-1].set_xlabel(Simulation time (ns); exact VCD event times)fig.tight_layout();fig.savefig(out/name,dpi180);plt.close(fig)draw(pwm_good,[(ftb_pwm.c5.dut.{s},l)fors,lin[(clk,clk),(duty_wr,write),(duty_in,input duty),(phase,phase),(shadow_duty,shadow),(active_duty,active),(pwm,PWM),(period_start,period start)]],10,180,PWM P5: shadow writes and boundary priority,01_pwm_boundary.png,[25,75,125])draw(pwm_good,[(ftb_pwm.c5.dut.{s},l)fors,lin[(phase,phase),(duty_in,input duty),(active_duty,active duty),(pwm,PWM),(period_start,period start)]],175,525,PWM P5: duty 0 through 5, followed by clamped input,02_pwm_duty.png)
FPGA PWM 动态调占空比影子寄存器怎样保证整周期更新先复现Windows 11 / Vivado Simulator 2022.1 行为仿真。将附录 A、B 分别保存为pwm_shadow.sv、tb_pwm.sv并保存第 6 节的simulate.tcl在已配置 Vivado 命令环境的空目录运行xvlog --sv pwm_shadow.sv tb_pwm.sv xelab tb_pwm -s sim -debug typical xsim sim -tclbatch simulate.tcl真实观察35 ns 写零后当前满占空比周期继续到 75 ns 才提交零125 ns 边界同拍写入 4 优先于旧 shadow5。给 PWM 写一个新占空比看起来只是改寄存器。真正容易出错的是修改发生在周期中间原本已经拉低的输出又因为比较门限变大而拉高一周期内出现两段高电平。本文把“软件什么时候写”与“PWM 什么时候使用”分开做一个固定周期、影子占空比、寄存器输出的最小实现并把边界同拍写入的优先级说清楚。本文面向已经理解计数器比较式 PWM 的读者。周期长度以输入时钟拍数表示占空比以高电平拍数表示不包含可变周期、互补输出和死区控制。本次测试日期为 2026 年 10 月 18 日工具 SW Build 3526262精度 1 ps。1 一个会被普通调光演示掩盖的问题设周期为 10 拍计数值依次经过 09初始占空比为 3。直接比较phase duty时输出在 0、1、2 为高在 3 以后为低。如果到了计数 6 又把 duty 改成 8计数 6、7 重新满足比较条件输出会再次变高。LED 的平均亮度可能看着正常但这一周期已经不是一个连续的三拍或八拍脉冲。将比较结果再打一拍只能使输出随寄存器更新无法阻止中途改变门限造成的额外高电平段。这里要解决的根本问题是同一个完整周期始终使用同一个有效占空比。Microchip 的 PWM 文档同样使用双缓冲把可随时写入的数值与真正参与比较的数值分开在计数器规定的更新点转移。本文借鉴的是这种通用设计思想SystemVerilog 实现与测试独立编写。官方双缓冲说明2 先约定四条行为设计中保留两份数据shadow_duty保存最近一次写入active_duty只在新周期开始时更新。周期中连续写入多次只保留最后一份待生效值没有排队功能。边界同拍写入采用明确的“新写入优先”如果旧计数值为PERIOD-1同时duty_wr1刚采到的duty_in直接用于新周期否则使用先前保存的 shadow。这个选择属于本模块接口约定不应靠两条非阻塞赋值的书写顺序碰运气。duty0表示整周期低电平dutyPERIOD表示整周期高电平。大于 PERIOD 的可表示输入统一饱和到 PERIOD。计数器只需表示 0PERIOD−1但占空比还要表示 PERIOD所以二者位宽不一定相同。例如 PERIOD16 时计数器需要 4 位占空比需要 5 位。输入duty_wr和duty_in必须已经属于本模块 clk 时钟域并满足采样沿的建立保持时间。影子寄存器解决更新时机不承担跨时钟域传输异步总线不能直接接进来。3 最小核心的顺序要与输出相位一致约定时钟沿之后的phase对应这一拍的输出。旧phasePERIOD-1表示即将换周期新的计数值为 0其他时候新的计数值加一。先选出这一拍要用的有效占空比再依据新的计数值生成输出最后统一寄存。最小核心可以概括为下面的行为顺序。这里是逻辑说明完整可编译 RTL 见附录 A。bounded_input min(duty_in, PERIOD) 若 duty_wr更新 shadow 若旧 phase PERIOD-1 next_count 0 next_active duty_wr ? bounded_input : shadow 否则 next_count phase 1 next_active active pwm 的下一拍 (next_count next_active)最常见的差一拍错误是边界执行active shadow紧接着写pwm (0 active)以为第二句已经能看到新 active。非阻塞赋值右侧读取的仍是沿前值新周期第一拍就会使用旧门限。解决办法是显式计算将要提交的值并让 active 与 pwm 使用同一个值。复位后的第一个周期也要有约定。计数器初值、有效占空比初值和首次提交时机必须一致否则可能只有首周期多一拍或少一拍。本文实际复位策略为同步高有效rst复位沿将 phase 置为 PERIOD−1shadow_duty、active_duty、pwm 和 period_start 清零复位优先于写入。释放后的第一个 clk 上升沿进入 phase0 并开始完整周期。复位本身允许截断当前脉冲。4 逐拍看更新到底在哪发生下面切换到真实测试参数 PERIOD5clk 周期为 10 ns。图由最终通过回归的 VCD 精确事件重绘使用文末原样源码不是上板测量。25 ns 写入 5输出进入满占空比35 ns 中途写入 0只改变 shadowactive 仍为 5输出继续保持高到 75 ns完成整整五拍。85 ns 暂存 5125 ns 边界同拍改写 4active 直接取 4新周期首拍即使用它165 ns 才拉低。图中的 period start 是寄存输出period_start。图未画出 rst15 ns 仍在同步复位25 ns 是释放后的首个边界初始状态见下表。下表摘自真实逐拍 CSV采样沿时间比 CSV 记录早 1 nsphase、shadow、active、pwm 均为沿后值。表中只摘取关键拍。上升沿 nsrstduty_wr / duty_inphaseshadowactivepwm1511 / 540002501 / 505513501 / 010516500 / 040517500 / 000008501 / 5150011500 / 5450012501 / 4044115500 / 0344116500 / 04440第二张图依次枚举 duty05每周期恰好五拍175225 ns 全低425475 ns 全高。475 ns 输入编码 7 被钳位为 5。PWM 为 100% 时跨周期持续高电平周期边界仍可从 period_start 识别。读图时先看 active 是否只在边界变化再数每个完整周期中 pwm 为高的拍数最后检查写入是否按约定生效。看到一条形状漂亮的 PWM 曲线还不足以证明中途写入与边界冲突正确。还有一类容易漏掉的测试把输入从大占空比改为小占空比。只测由小变大可能发现周期后段被重新拉高却漏掉高电平被提前截短的问题。每个中途写入都应核对两个周期写入所在周期仍保持原来的高电平拍数下一周期才使用新数值。参考检查不要完全复制 RTL 的判断式。可以在每个新周期开始时记录应生效的目标值独立累计这一周期的高电平拍数并统计电平转换次数同时再逐拍比较输出。前者检查完整周期的形状后者定位到底是哪一沿偏移。测试驱动应在非采样沿改变 duty_wr 与 duty_in检查则等非阻塞赋值更新后执行避免 Testbench 与被测电路之间的仿真竞争。5 接入工程时还要检查什么固定周期频率为f_pwmf_clk/PERIOD。例如 50 MHz 时钟配 PERIOD2500得到 20 kHz占空比分辨率是一拍即 1/2500。这里是计算示例不是本工程的上板测量。非 2 的幂周期必须显式比较PERIOD-1回零不能依赖计数器自然溢出。寄存输出让组合比较器的中间变化不直接传到输出端仍需检查目标器件、输出寄存器位置和时序约束。功能仿真通过不能据此宣称引脚无任何毛刺、已经时序收敛或适合直接驱动功率级。同域总线写入口可以把一次成功写事务转换为一个 duty_wr。软件若要知道参数何时真正生效可另加提交事件或可读 active写入被接受与已经生效是两个不同时间点。多通道 PWM 如果要同时切换还需共用提交边界不能分别等待各自周期碰巧对齐。参数合法性也属于接口的一部分。PERIOD 必须为正若允许 PERIOD1位宽计算应至少保留一位避免$clog2(1)产生零位宽声明。PERIOD1 每拍都是边界只有全低和全高两种占空比适合检查极端参数。影子寄存器还引入了有意的更新延迟。中途写入需要等到下一边界越靠近周期起点等待越久边界同拍写入按本文规则立即进入新周期。控制算法若把写入时刻当成输出生效时刻就可能算错控制延迟调试时应一起观察提交事件。6 完整源码与可复现测试源码按“先理解核心、再完整复现”的顺序放在附录。附录 A 是实际编译的pwm_shadow.sv保留三个故障注入宏便于检查测试能力不定义宏时就是正常实现。只配置 PERIOD不手动覆盖自动派生的 DW/PW。附录 B 的主 TB 用外部经过拍数取模作为参考不读取 DUT 内部 phase 来决定期望结果内部寄存器只用于波形记录。附录 C 另用整帧高低掩码枚举旧/新 duty 和每一个写入位置检查写入所在帧与下一帧。下面是实际采用的独立 XSim 调用方式。新建空目录pwm_good把下文两份主源码保存进去在该目录用 PowerShell 执行$bin改成自己的 Vivado 安装目录。正常运行不要添加任何MUT_*宏。$binD:\tools\Xilinx\Vivado\2022.1\bin$bin\xvlog.bat--svpwm_shadow.svtb_pwm.sv$bin\xelab.battb_pwm-s sim-debug typical $bin\xsim.batsim-tclbatch simulate.tcl同目录保存simulate.tclopen_vcd trace.vcd log_vcd /tb_pwm/c5/* run all close_vcd quit得到trace.vcd和pwm_trace.csv前者用于波形后者是自检时刻的数值记录。CSV 单位为 ps其中上升沿检查行晚于该沿 1 ns。只有出现相应 TEST_PASS 且没有 Fatal、ERROR 或超时才视作正常通过本次 XSim 的$fatal可能仍返回退出码 0。要复现文中 PNG把附录的plot_pwm_vcd.py放到pwm_good的上一级在上一级执行python plot_pwm_vcd.py--runs.--out figures绘图需要已安装的 matplotlib仿真本身不依赖它。也可直接在仿真器中检查同一批信号。本文给出本主题核心复现与独立检查的全部源码完整实验记录另包含三轮历史日志、批量调度脚本、源码哈希及另一主题测试。最终回归中主 TB 在 PERIOD1、2、4、5、7、16、17 下完成 3087 次检查第二套 TB 在 P1、3、5、8 下完成 19576 次检查均通过。三个故意错误分别是“边界仍用旧 shadow”“中途修改 active”“把满占空比当关闭”均被 PWM_ASSERT 捕获PERIOD0 被 PARAM_GUARD 拒绝。另一次独立 VCD 解码核查了 697 个 PWM 沿及 135 个完整周期未发现边界或输出拍数不符。没有进行综合、实现、静态时序分析和板级测试也未测量真实引脚毛刺。7 小结与延伸影子寄存器的价值在于给更新设定明确边界本周期用完旧参数下周期整体换成新参数。实现时还要同时说清同拍写入优先级、满占空比位宽和寄存输出相位三者缺一都可能留下边界错误。想先回顾计数比较与呼吸灯可看之前的 PWM 基础文章。可以继续做一个具体练习两个共享周期的 PWM 通道需要在同一边界分别切换到 30% 和 70%总线却分两次写入应该增加什么提交机制才能避免一个周期里新旧参数混用参考资料Microchip PIC18F26/46/56Q35PWM Duty Cycle说明占空比缓冲与周期更新条件。MicrochipAVR Timer Compare Register Double Buffer说明在计数顶端或底端同步更新比较寄存器的用途。附录 A 完整 RTL保存为pwm_shadow.sv。timescale 1ns/1ps module pwm_shadow #( parameter integer PERIOD5, parameter integer DW(PERIOD2)?1:$clog2(PERIOD1), parameter integer PW(PERIOD2)?1:$clog2(PERIOD) )(input logic clk,rst,duty_wr,input logic [DW-1:0] duty_in, output logic pwm,period_start); logic [PW-1:0] phase; logic [DW-1:0] shadow_duty,active_duty; wire [DW-1:0] bounded_duty(duty_inPERIOD)?PERIOD:duty_in; wire [DW-1:0] commit_duty ifdef MUT_BOUNDARY_OLD shadow_duty; else duty_wr ? bounded_duty : shadow_duty; endif initial if(PERIOD1) $fatal(1,PARAM_GUARD PWM PERIOD must be 1); always_ff (posedge clk) begin if(rst) begin phasePERIOD-1;shadow_duty0;active_duty0; pwm0;period_start0; end else begin period_start0; if(duty_wr) shadow_dutybounded_duty; if(phasePERIOD-1) begin phase0;active_dutycommit_duty;period_start1; ifdef MUT_FULL_OFF pwm(commit_duty!0 commit_dutyPERIOD); else pwm(commit_duty!0); endif end else begin phasephase1b1; ifdef MUT_IMMEDIATE if(duty_wr) active_dutybounded_duty; pwm((int(phase)1)(duty_wr ? bounded_duty : active_duty)); elsif MUT_FULL_OFF pwm((int(phase)1)active_duty active_dutyPERIOD); else pwm((int(phase)1)active_duty); endif end end end endmodule附录 B 完整主 Testbench保存为tb_pwm.sv。timescale 1ns/1ps module pwm_case #(parameter integer P5)(output bit done); localparam integer DW(P2)?1:$clog2(P1); logic clk0,rst1,duty_wr0; logic [DW-1:0] duty_in0; wire pwm,period_start; integer elapsed0,pending0,active0,position0,checks0,frames0,fd; bit initialized0,expected_pwm0,expected_start0,old_pwm,old_start; logic [31:0] rng32hba1234cd; always #5 clk~clk; pwm_shadow #(.PERIOD(P)) dut(.*); task automatic step(input bit r,w,input integer d,input string label_i); (negedge clk);old_pwmpwm;old_startperiod_start; rstr;duty_wrw;duty_ind;#1; if(initialized {pwm,period_start}!{old_pwm,old_start}) $fatal(1,PWM_SYNC_ASSERT P%0d,P); if(r)begin elapsed0;pending0;active0;expected_pwm0;expected_start0;position-1;end else begin if(w)pending(int(duty_in)P)?P:int(duty_in); positionelapsed%P;expected_start(position0); if(expected_start)begin activepending;frames;end expected_pwm(positionactive);elapsed; end (posedge clk);#1;checks;initialized1; if({pwm,period_start}!{expected_pwm,expected_start}) $fatal(1,PWM_ASSERT P%0d check%0d %s pos%0d got%b%b expected%b%b,P,checks,label_i,position,pwm,period_start,expected_pwm,expected_start); if(P5)$fdisplay(fd,%0d,%0t,%0d,%0d,%0d,%0d,%0d,%0d,%0d,%0d,%s,checks,$time,rst,duty_wr,duty_in,dut.phase,dut.shadow_duty,dut.active_duty,pwm,period_start,label_i); endtask initial begin done0; if(P5)begin fd$fopen(pwm_trace.csv,w);if(!fd)$fatal(1,PWM_FILE_ASSERT); $fdisplay(fd,check,time_ps,rst,wr,duty,phase,shadow,active,pwm,start,scenario);end step(1,1,P,reset overrides write); // Full frame; mid-frame zero must not truncate it. step(0,1,P,boundary full duty); for(int i1;iP;i)step(0,(i1),0,mid-frame zero pending); step(0,0,0,commit pending zero); for(int i1;iP;i)step(0,(i1),P,mid-frame full pending); step(0,1,(P1)?P-1:1,boundary new write wins over pending full); for(int i1;iP;i)step(0,0,0,complete chosen duty); // Every legal duty, with exact P output samples per frame. for(int d0;dP;d)begin step(0,1,d,enumerate duty boundary); for(int i1;iP;i)step(0,0,0,enumerate duty hold); end step(0,1,(1DW)-1,out-of-range duty clamps to full); repeat(P1)step(0,0,0,hold clamped duty); step(1,1,0,mid-frame reset cancels output and shadow); repeat(P1)step(0,0,0,reset release remains zero); for(int i0;i300;i)begin rngrng^(rng13);rngrng^(rng17);rngrng^(rng5); step((i%79)0,rng[0],rng[DW:1],deterministic random writes); end if(P5)$fclose(fd); $display(CASE_PASS PWM P%0d checks%0d frames%0d,P,checks,frames);done1; end endmodule module tb_pwm; wire [6:0] done; pwm_case #(1) c1(done[0]);pwm_case #(2)c2(done[1]);pwm_case #(4)c4(done[2]); pwm_case #(5)c5(done[3]);pwm_case #(7)c7(done[4]);pwm_case #(16)c16(done[5]);pwm_case #(17)c17(done[6]); initial begin wait(done);$display(TEST_PASS PWM);$finish;end initial begin #30000;$fatal(1,PWM_TIMEOUT_ASSERT);end endmodule附录 C 第二套参考检查与参数保护保存为tb_pwm_review.sv。timescale 1ns/1ps module review_pwm #(parameter P5)(output bit done); localparam DW$clog2(P1); logic clk0,rst1,duty_wr0;logic [DW-1:0] duty_in0; wire pwm,period_start;integer checks0; pwm_shadow #(.PERIOD(P)) dut(.*); always #5 clk~clk; task automatic slot(input bit reset_i,wr_i,input integer duty_i,expected_i,slot_i); (negedge clk);rstreset_i;duty_wrwr_i;duty_induty_i; (posedge clk);#1; if(pwm!expected_i[0] || period_start!(!reset_i slot_i0)) $fatal(1,PWM_REVIEW_ASSERT P%0d slot%0d,P,slot_i); checks; endtask initial begin done0; // Compare two entire frames to literal duty masks for every write offset. for(int old_d0;old_dP;old_d)for(int new_d0;new_dP;new_d)for(int offset0;offsetP;offset)begin slot(1,0,0,0,-1); for(int i0;iP;i)slot(0,i0,old_d,iold_d,i); for(int i0;iP;i)slot(0,ioffset,new_d,i((offset0)?new_d:old_d),i); for(int i0;iP;i)slot(0,0,0,inew_d,i); end $display(CASE_PASS PWM_REVIEW P%0d checks%0d,P,checks);done1; end endmodule module tb_pwm_review; wire [3:0] done; review_pwm #(1)c1(done[0]);review_pwm #(3)c3(done[1]); review_pwm #(5)c5(done[2]);review_pwm #(8)c8(done[3]); initial begin wait(done);$display(TEST_PASS PWM_REVIEW);$finish;end initial begin #200000;$fatal(1,PWM_REVIEW_TIMEOUT);end endmodule保存为tb_pwm_invalid.sv。timescale 1ns/1ps module tb_pwm_invalid; logic clk0,rst1,duty_wr0,duty_in0; wire pwm,period_start; pwm_shadow #(.PERIOD(0)) dut(.*); initial begin #5;$fatal(1,GUARD_MISSING);end endmodule两项检查各用一个新的空目录分别复制 RTL 和对应 TB。PowerShell 保持前述$bin设置参考检查沿用上文 Tcl将 log_vcd 范围改成/tb_pwm_review/*命令如下$bin\xvlog.bat--svpwm_shadow.svtb_pwm_review.sv$bin\xelab.battb_pwm_review-s sim-debug typical $bin\xsim.batsim-tclbatch simulate.tcl参数保护测试把命令与 Tcl 中的tb_pwm_review全部替换为tb_pwm_invalid预期出现PARAM_GUARD PWM PERIOD must be 1不能要求 TEST_PASS。故障注入每次也用干净目录复制正常 RTL 和主 TB在主流程 xvlog 命令中分别增加-d MUT_BOUNDARY_OLD、-d MUT_IMMEDIATE、-d MUT_FULL_OFF其余命令不变。预期看到 PWM_ASSERT 且没有 TEST_PASS这三次断言失败证明测试识别出了刻意注入的错误不能计作正常设计失败。附录 D 从实际 VCD 重绘两张图保存为plot_pwm_vcd.py。这是实际绘图程序的解析/绘图函数及 PWM 调用子集不重建期望波形。Render actual XSim VCD changes, not reconstructed expected waveforms.importargparse,pathlib,reimportmatplotlib matplotlib.use(Agg)importmatplotlib.pyplotasplt pargparse.ArgumentParser();p.add_argument(--runs,defaultruns_03);p.add_argument(--out,defaultfigures);ap.parse_args()rootpathlib.Path(__file__).resolve().parent;outroot/a.out;out.mkdir(exist_okTrue)defread_vcd(path):scopes[];names{};events{};time0;factor1;headerTrueforlineinpath.read_text().splitlines():sline.strip()ifs.startswith($scope):scopes.append(s.split()[2])elifs.startswith($upscope):scopes.pop()elifs.startswith($var):vs.split();names[..join(scopes[v[4]])]v[3];events.setdefault(v[3],[])elifre.fullmatch(r\d(ps|ns|us),s):n,ure.fullmatch(r(\d)(ps|ns|us),s).groups();factorint(n)*dict(ps.001,ns1,us1000)[u]elifs.startswith($enddefinitions):headerFalseelifnotheader:ifs.startswith(#):timeint(s[1:])*factorelifsands[0]inbB:value,keys[1:].split();events[key].append((time,int(value,2)ifnotre.search([xzXZ],value)elsefloat(nan)))elifsands[0]in01xXzZ:events[s[1:]].append((time,int(s[0])ifs[0]in01elsefloat(nan)))return{name:events[key]forname,keyinnames.items()}defdraw(file,signals,start,end,title,name,marks()):dataread_vcd(root/a.runs/file/trace.vcd);fig,axesplt.subplots(len(signals),1,figsize(12,1.05*len(signals)1.1),sharexTrue)forax,(path,label)inzip(axes,signals):evdata[path];points[xforxinevifx[0]end]points.append((end,points[-1][1]));x,yzip(*points)ax.step(x,y,wherepost,color#145da0,linewidth1.7);ax.set_ylabel(label,rotation0,haright,vacenter,fontsize9)ax.set_xlim(start,end);ax.grid(axisx,alpha.2)fortinmarks:ax.axvline(t,color#c16a14,ls--,alpha.6)ax.spines[[top,right]].set_visible(False)axes[0].set_title(title,locleft,fontsize13);axes[-1].set_xlabel(Simulation time (ns); exact VCD event times)fig.tight_layout();fig.savefig(out/name,dpi180);plt.close(fig)draw(pwm_good,[(ftb_pwm.c5.dut.{s},l)fors,lin[(clk,clk),(duty_wr,write),(duty_in,input duty),(phase,phase),(shadow_duty,shadow),(active_duty,active),(pwm,PWM),(period_start,period start)]],10,180,PWM P5: shadow writes and boundary priority,01_pwm_boundary.png,[25,75,125])draw(pwm_good,[(ftb_pwm.c5.dut.{s},l)fors,lin[(phase,phase),(duty_in,input duty),(active_duty,active duty),(pwm,PWM),(period_start,period start)]],175,525,PWM P5: duty 0 through 5, followed by clamped input,02_pwm_duty.png)
平方复杂度无法被常规优化消除｜TaoToken 统一 Key 通道实测)
