一、基本介绍这一部分我在csdn找到了一篇计算机组成的文章大家可以通过这个通俗易懂的文章进行学习计算机组成与体系结构RAM随机存取存储器RAM单端口只有一个端口读写不能同时进行共用数据通道将单端口的写功能关闭只用读端口可以当作room使用具体后续文章会补充伪双端口SDP有两个端口一个用来读一个用来写分工明确真双端口有两个端口各自都能读或者写二、实验部分ip核配置1基本介绍我们实验部分主要是用一个ram0-31存数据然后32-63将数据读出2ip核配置1创建好.v文件点击IP catlog搜索ram选择block memory generator对于第一个interface type可以选native或者AXI4我们选native普通版就行对于第二个memory type我们可以选的类型就比较多了从上到下依次是单端口伪双端口真双端口单端ROM双端ROM其中ROM就是把我们的RAM的写功能禁止了只能用来读数据第三个ECC Options这实现的是纠错功能但是对于我们的单端口是无法选中这个功能的只有伪双端口才有这个纠错功能第四个write enable写使能勾选之后按照一字节一字节进行写数据数据只能是8位或者9位的整数倍第五个algorithm options这一部分选择有三个从上到下依次是最小面积最低功耗固定原语primitive是他的默认容量我这边是8kx23ip核配置2首先memory width配置我们需要配置写位宽读位宽写的数据量读的数据量operating mode里面用来选择我们是写优先/读优先enable port type使能功能可选always enable一直使能或者use ENA pin给一个信号来控制使能port A optional output register输出寄存器如果勾选之后RAM的输出数据会在这个寄存器里面缓冲然后释放数据使得数据有延迟但是这不意味着我们就一定不用勾选他勾选不勾选都有各自的利弊不勾选造成时序的不严谨造成错误的数据port A output reset options复位接下来简单介绍一下现在的各个引脚从上到下依次是地址位时钟数据输入数据输出使能读写切换4ip核配置3这一部分我们用作RAM的直接默认即可如果后续我们采用这个ip核配置ROM的话我们需要在这里加载一个coe文件三、IP核例化使用1、例化ip核首先找到我们的例化模板注意是veo文件2、编写读写模块我们需要一个读写模块来驱动这个ram的ip核新建一个v文件命名为ram_rw这部分的数据和地址都是由计数器提供的module ram_rw( input clk, input rst_n, //ram ip核需要一个使能信号定义成reg型后续用always进行赋值 output reg ram_en, //ram ip核需要读写切换定义成reg型 output reg rw, //ram ip核需要地址信号5位二进制数则是2^532位定义成reg型 output reg [4:0] ram_addr, //ran ip核写数据数据位宽8位 output reg [7:0] ram_wr_data, ); endmodule //定义一个计数器判断什么时候该读数据什么时候写数据由于我们题目说0-31写数据32-63读数据64个数字需要6位数据位宽 reg [5:0] rw_cnt; //ram ip核使能部分 always(posedge clk or negedge rst_n)begin if(!rst_n) ram_en1b0; else ram_en1b1; end //1、读写计数器逻辑 always(posedge clk or negedge rst_n)begin if(!rst_n) rw_cnt6d0; else if(rw_cnt6d63) rw_cnt6d0; else rw_cntrw_cnt6d1; end //2、读写切换逻辑 always(posedge clk or negedge rst_n)begin if(!rst_n) rw1b1;//默认写状态 else if(rw_cnt6d31) rw1b1;//写状态,由于读写数据处理考虑使能这里可以不用考虑直接切换读写状态 else rw1b0;//读状态 end //3、读写数据处理 always(posedge clk or negedge rst_n)begin if(!rst_n) ram_wr_data8d0; //写数据逻辑,注意需要使能 else if((rw_cnt6d31)ram_en) ram_wr_dataram_wr_data8d1;//由于题目中数据也是0-31所以直接类似计数器即可 else ram_wr_dataram_wr_data;//如果未使能/不在写数据阶段就保存数据 end //4、读写地址处理 always(posedge clk or negedge rst_n)begin if(!rst_n) ram_addr5d0; else ram_addrrw_cnt[4:0];//地址同样由计数器决定为了不超位数只取计数器的低5位 end四、编写代码1、添加读写模块进入主文件将ram和读写模块例化timescale 1ns / 1ps module ip_ram( input sys_clk, input sys_rst_n ); wire ram_en; wire rw; wire [4:0] ram_addr; wire [7:0] ram_wr_data; wire [7:0] douta; ram_rw ram_rw_inst( .clk(sys_clk), .rst_n(sys_rst_n), .ram_en(ram_en), .rw(rw), .ram_addr(ram_addr), .ram_wr_data(ram_wr_data) ); blk_mem_gen_0 ram_inst ( .clka(sys_clk), // input wire clka .ena(ram_en), // input wire ena .wea(rw), // input wire [0 : 0] wea .addra(ram_addr), // input wire [4 : 0] addra .dina(ram_wr_data), // input wire [7 : 0] dina .douta(douta) // output wire [7 : 0] douta ); endmodule2、对引脚进行配置点击右上方的I/O planing注意检查一下约束文件对于时钟是否已经配置好50mhz了我是经常配置出问题# 时钟物理约束 set_property PACKAGE_PIN N18 [get_ports sys_clk] set_property IOSTANDARD LVCMOS33 [get_ports sys_clk] # 复位物理约束 set_property PACKAGE_PIN D19 [get_ports sys_rst_n] set_property IOSTANDARD LVCMOS33 [get_ports sys_rst_n] # 关键时钟时序约束50MHz - 20ns 周期 create_clock -period 20.000 -name sys_clk [get_ports sys_clk]3、添加ila信号在顶层模块连接好timescale 1ns / 1ps module ip_ram( input sys_clk, input sys_rst_n ); wire ram_en; wire rw; wire [4:0] ram_addr; wire [7:0] ram_wr_data; wire [7:0] douta; ram_rw ram_rw_inst( .clk(sys_clk), .rst_n(sys_rst_n), .ram_en(ram_en), .rw(rw), .ram_addr(ram_addr), .ram_wr_data(ram_wr_data) ); blk_mem_gen_0 ram_inst ( .clka(sys_clk), // input wire clka .ena(ram_en), // input wire ena .wea(rw), // input wire [0 : 0] wea .addra(ram_addr), // input wire [4 : 0] addra .dina(ram_wr_data), // input wire [7 : 0] dina .douta(douta) // output wire [7 : 0] douta ); ila_0 your_instance_name ( .clk(sys_clk), // input wire clk .probe0(ram_en), // input wire [0:0] probe0 .probe1(rw), // input wire [0:0] probe1 .probe2(ram_addr), // input wire [4:0] probe2 .probe3(ram_wr_data), // input wire [7:0] probe3 .probe4(douta) // input wire [7:0] probe4 ); endmodule
一、基本介绍这一部分我在csdn找到了一篇计算机组成的文章大家可以通过这个通俗易懂的文章进行学习计算机组成与体系结构RAM随机存取存储器RAM单端口只有一个端口读写不能同时进行共用数据通道将单端口的写功能关闭只用读端口可以当作room使用具体后续文章会补充伪双端口SDP有两个端口一个用来读一个用来写分工明确真双端口有两个端口各自都能读或者写二、实验部分ip核配置1基本介绍我们实验部分主要是用一个ram0-31存数据然后32-63将数据读出2ip核配置1创建好.v文件点击IP catlog搜索ram选择block memory generator对于第一个interface type可以选native或者AXI4我们选native普通版就行对于第二个memory type我们可以选的类型就比较多了从上到下依次是单端口伪双端口真双端口单端ROM双端ROM其中ROM就是把我们的RAM的写功能禁止了只能用来读数据第三个ECC Options这实现的是纠错功能但是对于我们的单端口是无法选中这个功能的只有伪双端口才有这个纠错功能第四个write enable写使能勾选之后按照一字节一字节进行写数据数据只能是8位或者9位的整数倍第五个algorithm options这一部分选择有三个从上到下依次是最小面积最低功耗固定原语primitive是他的默认容量我这边是8kx23ip核配置2首先memory width配置我们需要配置写位宽读位宽写的数据量读的数据量operating mode里面用来选择我们是写优先/读优先enable port type使能功能可选always enable一直使能或者use ENA pin给一个信号来控制使能port A optional output register输出寄存器如果勾选之后RAM的输出数据会在这个寄存器里面缓冲然后释放数据使得数据有延迟但是这不意味着我们就一定不用勾选他勾选不勾选都有各自的利弊不勾选造成时序的不严谨造成错误的数据port A output reset options复位接下来简单介绍一下现在的各个引脚从上到下依次是地址位时钟数据输入数据输出使能读写切换4ip核配置3这一部分我们用作RAM的直接默认即可如果后续我们采用这个ip核配置ROM的话我们需要在这里加载一个coe文件三、IP核例化使用1、例化ip核首先找到我们的例化模板注意是veo文件2、编写读写模块我们需要一个读写模块来驱动这个ram的ip核新建一个v文件命名为ram_rw这部分的数据和地址都是由计数器提供的module ram_rw( input clk, input rst_n, //ram ip核需要一个使能信号定义成reg型后续用always进行赋值 output reg ram_en, //ram ip核需要读写切换定义成reg型 output reg rw, //ram ip核需要地址信号5位二进制数则是2^532位定义成reg型 output reg [4:0] ram_addr, //ran ip核写数据数据位宽8位 output reg [7:0] ram_wr_data, ); endmodule //定义一个计数器判断什么时候该读数据什么时候写数据由于我们题目说0-31写数据32-63读数据64个数字需要6位数据位宽 reg [5:0] rw_cnt; //ram ip核使能部分 always(posedge clk or negedge rst_n)begin if(!rst_n) ram_en1b0; else ram_en1b1; end //1、读写计数器逻辑 always(posedge clk or negedge rst_n)begin if(!rst_n) rw_cnt6d0; else if(rw_cnt6d63) rw_cnt6d0; else rw_cntrw_cnt6d1; end //2、读写切换逻辑 always(posedge clk or negedge rst_n)begin if(!rst_n) rw1b1;//默认写状态 else if(rw_cnt6d31) rw1b1;//写状态,由于读写数据处理考虑使能这里可以不用考虑直接切换读写状态 else rw1b0;//读状态 end //3、读写数据处理 always(posedge clk or negedge rst_n)begin if(!rst_n) ram_wr_data8d0; //写数据逻辑,注意需要使能 else if((rw_cnt6d31)ram_en) ram_wr_dataram_wr_data8d1;//由于题目中数据也是0-31所以直接类似计数器即可 else ram_wr_dataram_wr_data;//如果未使能/不在写数据阶段就保存数据 end //4、读写地址处理 always(posedge clk or negedge rst_n)begin if(!rst_n) ram_addr5d0; else ram_addrrw_cnt[4:0];//地址同样由计数器决定为了不超位数只取计数器的低5位 end四、编写代码1、添加读写模块进入主文件将ram和读写模块例化timescale 1ns / 1ps module ip_ram( input sys_clk, input sys_rst_n ); wire ram_en; wire rw; wire [4:0] ram_addr; wire [7:0] ram_wr_data; wire [7:0] douta; ram_rw ram_rw_inst( .clk(sys_clk), .rst_n(sys_rst_n), .ram_en(ram_en), .rw(rw), .ram_addr(ram_addr), .ram_wr_data(ram_wr_data) ); blk_mem_gen_0 ram_inst ( .clka(sys_clk), // input wire clka .ena(ram_en), // input wire ena .wea(rw), // input wire [0 : 0] wea .addra(ram_addr), // input wire [4 : 0] addra .dina(ram_wr_data), // input wire [7 : 0] dina .douta(douta) // output wire [7 : 0] douta ); endmodule2、对引脚进行配置点击右上方的I/O planing注意检查一下约束文件对于时钟是否已经配置好50mhz了我是经常配置出问题# 时钟物理约束 set_property PACKAGE_PIN N18 [get_ports sys_clk] set_property IOSTANDARD LVCMOS33 [get_ports sys_clk] # 复位物理约束 set_property PACKAGE_PIN D19 [get_ports sys_rst_n] set_property IOSTANDARD LVCMOS33 [get_ports sys_rst_n] # 关键时钟时序约束50MHz - 20ns 周期 create_clock -period 20.000 -name sys_clk [get_ports sys_clk]3、添加ila信号在顶层模块连接好timescale 1ns / 1ps module ip_ram( input sys_clk, input sys_rst_n ); wire ram_en; wire rw; wire [4:0] ram_addr; wire [7:0] ram_wr_data; wire [7:0] douta; ram_rw ram_rw_inst( .clk(sys_clk), .rst_n(sys_rst_n), .ram_en(ram_en), .rw(rw), .ram_addr(ram_addr), .ram_wr_data(ram_wr_data) ); blk_mem_gen_0 ram_inst ( .clka(sys_clk), // input wire clka .ena(ram_en), // input wire ena .wea(rw), // input wire [0 : 0] wea .addra(ram_addr), // input wire [4 : 0] addra .dina(ram_wr_data), // input wire [7 : 0] dina .douta(douta) // output wire [7 : 0] douta ); ila_0 your_instance_name ( .clk(sys_clk), // input wire clk .probe0(ram_en), // input wire [0:0] probe0 .probe1(rw), // input wire [0:0] probe1 .probe2(ram_addr), // input wire [4:0] probe2 .probe3(ram_wr_data), // input wire [7:0] probe3 .probe4(douta) // input wire [7:0] probe4 ); endmodule
平方复杂度无法被常规优化消除｜TaoToken 统一 Key 通道实测)
