做模数转换器这条路我是从SAR ADC入门的。第一版做了个5bit的验证架构第二版勉强做到6bit直到第三款才真正碰8bit逐次逼近型SAR ADC也就是今天想聊的这块设计成品。对初学者来说8bit是个很神奇的节点它比5bit、6bit多了匹配和噪声的硬约束又比10bit往上的高精度设计少了一大堆校准和分段技巧刚好卡在一个“跳一跳够得着”的位置。如果你也打算用SAR ADC入门模拟集成电路或者正在纠结第一颗像样的片子该做什么精度这篇记录应该能帮你少绕几个弯。文章不打算做成教科书式的原理讲解更多是把我从原理图设计、版图绘制到后仿真、回片测试踩过的坑和最终结果摊开来讲。里面涉及的具体参数都来自这批样片工艺是某个对初学者很友好的成熟CMOS节点电路结构则是标准电荷重分布全差分CDAC。你不需要有很深的模拟背景但至少要懂基本的MOS管工作区和开关电容概念这样读起来会比较顺畅。1. 为什么第三款才做8bit难度曲线和目标规格怎样定1.1 从5bit到8bit每一档难度加在哪很多新手第一次接触SAR ADC容易把注意力放在“位数越高越牛”上结果一上来就做10bit、12bit最后被电容失配和校准电路折磨到放弃。我自己的路线是5bit、6bit、8bit这样一档档爬的回头看这个节奏其实很合理。5bit的时候你基本不需要关心电容匹配DAC用理想电容模型跑仿真也能得到不错的码版图画得再随意只要拓扑没错回来的片子大概率能工作。这一阶段真正学的是SAR的基本流程采样、逐次比较、二进制搜索理解比较器输出如何控制电容开关方向。6bit开始有点意思了比较器的失调电压开始影响DNL采样开关的非线性会在FFT里露头但稍微加大管子尺寸、加个预放大级就能压下去。到了8bit情况完全不一样。0.5LSB的DNL要求意味着电容失配必须控制到千分之一的量级kT/C采样噪声、比较器回踢噪声、开关电荷注入、版图寄生、甚至时钟抖动全都成了需要同时对付的敌人。所以我会说8bit SAR ADC是新手第一次做“系统级权衡”的设计。它逼着你把每个非理想效应都算一遍账而不是靠理想模型混过去。做完这一版你对“信噪比”“无杂散动态范围”“有效位数”这些指标的理解会从背公式变成肌肉记忆。1.2 全差分CDAC架构与项目指标拆解架构选择上我直接定了全差分电荷重分布CDAC没有考虑单端结构。原因很简单单端方案虽然电容阵列面积小一半但对电源噪声和衬底耦合非常敏感8bit精度下PCB上稍微有点地弹就会把SFDR打到40dB以下。全差分结构天然抑制共模干扰代价是DAC电容阵列面积加倍、比较器需要处理差分信号复杂度略增但对新手来说这点代价换来的是测试阶段的宝贵余量。项目规格表如下这是我画原理图前就锁定的目标指标目标值备注分辨率8bit256个量化台阶采样率5MS/s满足低功耗传感器读出场景电源电压1.2V单电源低压数字域兼容输入摆幅1.2Vpp差分满摆幅输入测试有效位数ENOB≥7bit对应SNDR约44dB以上无杂散动态范围SFDR≥50dBc主谐波抑制要求功耗≤200μW5MS/s不含输出数字缓冲工艺某成熟180nm节点模拟器件选项齐全PDK相对稳定定这个采样率是综合考虑了仿真速度、测试难度和匹配需求。再高到20MS/s以上比较器的再生时间常数和SAR逻辑的关键路径会变得非常紧张新手很难一次收敛再低到几百kS/s功耗优势不明显测试时反而更容易被50Hz工频干扰淹没。5MS/s是个对PCB布线、示波器余量和片内时序都比较宽容的速度。2. 核心模块设计逻辑DAC、比较器、开关与SAR逻辑2.1 电荷重分布DAC8bit电容阵列的构成与计算这一版DAC采用最经典的二进制加权电容阵列结构没有做分段或冗余校正。8bit单端阵列由8个加权电容组成C、2C、4C、8C、16C、32C、64C、128C总电容255C为让阵列二进制补全再加一个单位电容Cu做LSB裕量等效总电容256C。DAC的工作过程分为采样和转换两阶段。采样阶段所有电容底极板接输入信号顶极板接到比较器正输入端同时复位到共模电平转换开始后首先把所有底极板从输入切换到共模顶极板电压变化为输入信号与共模之差接着从最高位MSB开始比较器判决当前顶极板电压与共模的高低再把对应权重电容的底极板接到参考电压VREF或地产生一个二分之一的满摆幅跳变依次向下比较直到LSB完成。这里有个新手容易忽略的点DAC的实际建立精度决定了后半段比较的可靠性。8bit下LSB大约4.7mV电容开关切换后的RC建立必须做到1/4LSB以内也就是大约1.2mV的精度这要求比较器在每次切换后等待足够的时间再触发下一次比较。如果像我最开始那样把比较器时钟做成固定周期而不关注DAC建立时间MSB附近很容易出现误判。功耗方面电荷重分布DAC理论上几乎不消耗静态功耗只有开关切换时的动态功耗和比较器每次判决消耗的功耗。这也是SAR架构在中等精度低功耗场景下统治性优势的来源。电容阵列的数值设计本身没有玄学真正玄学的是接下来要说的单位电容Cu取值那是匹配与噪声的平衡点。2.2 动态比较器失调、回踢噪声和速度的取舍比较器是SAR ADC里决定速度和精度的核心模块我这里用了两级动态比较器结构前面加了一个低增益预放大级后面接动态锁存级。之所以不用静态比较器是看中动态比较器零静态功耗、再生速度快的优势这在5MS/s采样率下能把每次比较功耗压到几微瓦以内。动态比较器首先要面对的是失调电压。失调主要来自输入对管的阈值失配和几何失配。在8bit下LSB约4.7mV比较器输入失调必须控制在1LSB以内否则DNL直接超标。我的做法是在预放大级输入对管采用较大的沟道面积并用版图共质心摆放来压小失配再在预放大级输出端加了失调校准电容阵列通过测试模式下的逐次校准把剩余失调压到亚毫伏级。回踢噪声是另一个不得不防的问题。锁存级在时钟沿触发的瞬间内部再生节点会快速翻转变化幅度接近电源轨这些电压跳变会通过MOS管的栅漏寄生电容Cgd耦合回预放大级输入端再从输入走线串扰到DAC顶极板造成采样电压扰动。对8bit设计回踢噪声幅度如果超过1mV就会在ENOB里体现为明显的性能损失。我一版设计就吃了这个亏后面专门做了预放大级隔离并在版图上把敏感走线拉开具体排查过程放到第四章细讲。速度方面预放大级增益不能太大否则带宽下降拖慢整个比较过程也不能太小否则失调和回踢抑制不足。这组参数我用SPICE仿真器扫了多轮才定下来最终预放大级增益约6dB锁存级再生时间常数大约300ps单次比较总延时控制在2ns以内。2.3 栅压自举采样开关1.2V电源下的线性度解法采样开关的线性度直接决定整个ADC的THD表现。在1.2V电源下输入共模电压约0.6V如果直接用单个NMOS做采样开关源端电压随输入信号变化过驱动电压VGS减去VTH后也在变导通电阻就会随信号波动带来明显的谐波失真。8bit目标下SFDR要做到50dBc以上这种非线性很难接受。我采用的方案是栅压自举开关也就是bootstrapped switch。基本原理是在采样阶段用一个电容把一个接近电源电压的电压差存储住然后加到开关管栅源之间让开关管导通时的VGS基本不随输入变化。这样导通电阻近似恒定非线性大大降低。实际电路里自举开关需要一个时钟控制两个互补开关管和一个自举电容通常取几百飞法。采样时钟为高时自举电容被充电到VDD采样时钟变低时电容一端接到输入信号另一端接到开关管栅极栅压自动跟随输入并抬升VDD。这样VGS始终保持在VDD附近电阻恒定。实测这版设计在全差分满摆幅输入下SFDR比普通CMOS开关提升了大约15dB达到55dBc以上。自举开关还有一个必须注意的问题就是电荷注入和时钟馈通。开关关断瞬间沟道里的电荷会流入采样电容造成采样值偏差。8bit下要求注入电荷带来的电压误差小于1LSB可以通过互补开关管把注入电荷做成差分共模的方式抵消大半。另外栅压抬升带来的寄生电容耦合也会产生时钟馈通需要在版图上减小自举电容节点与采样节点之间的寄生。2.4 SAR逻辑二分法搜索与异步时序编排SAR逻辑是控制整个转换流程的“大脑”。每次比较器给出判决后逻辑需要把结果存入寄存器然后根据结果控制对应电容的开关方向再触发下一次比较。整个流程等效于一次8次比较的二分搜索第一次比较确定最高位之后每一位根据比较结果决定参考电压加减的权重。异步时序是我这版采用的方式和传统的同步SAR逻辑相比异步方式不需要高频时钟来驱动每一次比较而是由比较器的ready信号去触发下一次比较功耗更低且速度上限更高。实现上我用了一组D触发器和与非门构成移位寄存器网络。比较器输出valid信号后逻辑先锁定当前位结果然后打开对应电容开关再经过一段可调延时释放比较器复位信号开始下一位比较。这段可调延时非常关键。如果延时太短电容开关切换后DAC顶极板电压还没建立稳定比较器就启动了会让高位的判决误差向下传播如果太长又白白浪费时间采样率上不去。我通过前仿扫描找到了一个能覆盖所有工艺角的最优延时区间并把它做成可外部调节的偏置电流控制形式这样回片后如果测试发现时序问题还有调整空间。新手自己做SAR逻辑时最容易犯的错是用理想数字延时单元跑前仿到了版图阶段发现关键路径太慢。所以我建议从一开始就把逻辑门的寄生电容估算进去哪怕是用标准单元库跑一遍时序分析也比纯理想模型靠谱很多。3. 版图阶段新手最容易卡死的几个点3.1 单位电容Cu的选取匹配和噪声的计算依据单位电容Cu是所有DAC电容的“最小零件”它的取值直接决定了匹配精度、噪声水平、面积和速度。这版最终选择了12fF理由可以从三个角度算清楚。第一是匹配。电容失配模型通常写作σ(ΔC/C) AC/√(WL)其中AC是工艺相关的失配系数WL是电容面积。DNL最坏情况出现在MSB切换点要求3σ误差小于0.5LSB即σ(ΔC/C) 0.19%。按这个算需要单个单位电容面积足够大。12fF在所选工艺的MIM电容密度下对应约24平方微米匹配估算在可接受范围。第二是噪声。采样噪声功率kT/C中C是采样阶段所有电容并联的总电容。8bit下总采样电容为256×12fF约3.1pF对应kT/C噪声大约40μVrms远小于最低有效位LSB对应的量化噪声功率所以噪声不是约束条件。如果单位电容取下限比如5fF总电容只剩1.3pF噪声开始逼近量化噪声边缘同时匹配也会变差。第三是布版可实现性。单位电容太小走线寄生和光刻边缘效应占比就高失配反而不容易控制单位电容太大总面积膨胀版图走线变长顶极板寄生也变多。12fF在这个工艺下是一个比较均衡的值总面积约3.2pF全差分下约6.4pF芯片面积仍然可控。3.2 电容阵列的共质心布局与dummy处理8bit电容阵列的版图布局我花了不少时间。二进制加权电容中MSB电容是128个单位电容并联而成LSB是1个单位电容如果没有合理的摆放梯度失配和边缘效应会让高位电容误差明显增大直接表现为INL的“微笑曲线”。最终布局采用16×16的单位电容网格其中填充了从LSB到MSB的全部权重电容外加一圈dummy电容。MSB电容的128个单位没有摆成一个长条而是拆成对称的多个小块围绕中心呈近似同心分布。这样工艺梯度在差分结构里会以共模方式被抵消有效降低INL。Dummy电容不是可选项。电容阵列边缘的单位电容与内部电容所处的刻蚀环境不同没有dummy的话最外层电容的失配会明显偏大。我在阵列外围加了一圈接地或接到共模的dummy电容保证所有有效电容周围环境一致。版图的金属走线也必须注意顶极板、底极板分别走不同金属层尽量不交叉交叉点容易引入耦合寄生。3.3 比较器版图对称性与模拟地策略比较器的版图第一原则是对称。输入对管、负载管、锁存交叉耦合对都要严格左右对称这是抑制偶次谐波和失调的基本保证。实际画的时候我甚至把输入对的走线做了等长处理避免左边比右边多一段线导致寄生电容不等。这些细小不对称在5bit时无所谓但8bit下会直接体现在FFT的二次谐波上。地线策略上我没有做复杂的深N阱隔离这个工艺节点做起来也不方便而是把模拟地、数字地、驱动电源分开放置。数字SAR逻辑在翻转时会产生大量动态电流如果和模拟电路共地比较器输入的参考点会被扰动。我的做法是让所有模拟模块共用一个模拟地网络SAR逻辑使用独立的数字地网络两者在芯片最外侧的单点连接再接到焊盘。其实最理想的方案是给SAR逻辑加一个独立的电源域但考虑到面积和布线复杂度这一版就用分地加去耦电容来缓解。电源方面比较器和DAC的参考电压走线单独引到焊盘不让它们经过数字逻辑的供电区域。芯片外部测试板上每个电源引脚都放了至少100nF和10μF两级去耦电容。这些都是常规操作但对新手来说版图重画后才意识到布线不合理是最痛苦的事所以我在画第一版的时候就强制自己按“模拟敏感线最短、数字线绕远”的原则来规划顶层走线。4. 仿真验证中遇到的坑与完整排查链路4.1 前仿真里暴露的两个典型时序问题前仿真阶段用的是原理图网表加理想DAC模型整体性能很快跑到了ENOB 7.5bit以上。这个结果当然漂亮但我知道前仿里面藏了很多隐患所以专门做了一组慢角的极限条件仿真。果然问题出现了。第一个问题是SAR逻辑关键路径时序不足。慢工艺角下比较器判决延时比典型角增加了近一倍而我的可调延时电路用的是固定偏置电流没能自动跟随工艺变化。结果在慢角下出现上一次比较的锁存信号还没完全复位、下一次比较就开始的情况MSB判决偶尔翻错ENOB直接掉到6bit左右。定位方法是把比较器输出、SAR逻辑内部寄存器和DAC顶极板电压放在同一张瞬态波形图里肉眼就能看到复位时序出现交叠。修复方案是把延时电路改为跟随比较器复位的动态逻辑让下一次比较的启动完全由比较器复位完成信号触发这样无论工艺角怎么变时序都能自适应。另一个问题是采样开关在输入信号接近电源轨时自举电容充电时间不足导致采样时间点发生偏移。解决方式是稍微提前采样时钟上升沿增加自举电容充电时间预算。4.2 回踢噪声的排查从现象到根因再到修复这版设计前仿时也遇到过一个特别典型的回踢噪声问题把排查过程完整记录下来对新手非常有价值因为这类问题不是靠看书就能发现的。现象是FFT中低频噪声基底明显抬高ENOB一直在7bit附近徘徊上不去。最初我怀疑是电源噪声于是在所有电源引脚加了大电容滤波没用又怀疑是比较器失调做了多步失调校准也没用。这时候我意识到问题可能出在动态比较器本身上。接着我做了个实验把DAC阵列暂时断开只在比较器输入端接一个理想电压源然后观察比较器触发时钟沿前后输入节点电压瞬态。波形显示每次latch触发瞬间输入节点会叠加一个幅度约2mV的正负毛刺持续几百皮秒。这个毛刺在空闲时看不出危害但在SAR转换的高位比较阶段顶极板电压本来就在LSB量级附近2mV的毛刺足以让比较器在临界点误判。根因锁定在锁存级复位瞬间内部节点通过输入对管的Cgd直接耦合回输入形成回踢噪声。修复分两个层面电路上在预放大级和锁存级之间增加了一个共源极缓冲并加大预放大级输出电容来吸收回踢能量版图上把比较器输入走线和锁存级时钟走线彻底分开输入走线走底层金属并加地屏蔽。修复后同样的瞬态测试里输入节点毛刺降到0.3mV以内FFT低频基底明显下降ENOB稳稳超过7.5bit。4.3 后仿真性能明显掉落的三个原因原理图仿真通过只是第一步。寄生提取后的后仿真我这版ENOB从7.5bit掉到了6.8bit一开始挺沮丧但逐项排查后发现基本都是可预期的原因。第一个原因是DAC顶极板的寄生电容。版图提取显示顶极板节点对地寄生电容大约有0.8pF和理想的3.1pF采样电容并联后参与电荷分享导致DAC的增益误差偏离理想值直接表现是INL出现整体性的“斜坡”。处理办法是在后仿网表中加入该寄生电容重新优化了电容开关的切换顺序和参考电压微调把增益误差校准回来。第二个原因是比较器输入端寄生电容。比较器输入对管的栅极寄生和走线电容加起来约0.2pF会与DAC顶极板形成分压影响建立精度。解决方法是把比较器输入管的尺寸稍微减小并重新做了版图走线将寄生压到0.1pF以下。第三个原因是时钟馈通耦合。采样时钟走线和DAC底极板走线在版图上有一段很长距离的平行走线耦合电容导致采样信号被时钟噪声污染。修复方式是把采样时钟走线包上接地屏蔽并尽量缩短平行走线长度。三项修复做完后仿真ENOB恢复到7.2bit虽然还是比前仿低一点但已经达到设计目标。4.4 回片测试阶段最值得做的几件事芯片回来之后我没有急着把测试板焊上去就上电而是按顺序做了三件事。第一件是检查静态电流和仿真对比排除短路、开路等制造问题第二件是测量输入引脚到地的ESD二极管特性确认芯片没有被损坏第三件才是上电看输出码流。测试板设计上输入信号源后面接了一个宽带缓冲驱动保证信号摆率和驱动能力足够采样时钟用单独的低抖动晶振产生不经过FPGA分频避免时钟抖动影响。输入走线用了微带线阻抗匹配但并没有做复杂的屏蔽箱只是把整个板子放在金属盒里减少环境干扰。测试中我发现一个仿真没预见的问题测试板的参考电压走线上有约50mV的纹波频率是电源的开关频率。这个纹波直接耦合到DAC底极板导致FFT里出现旁瓣。解决方法是把参考电压引脚外接一个大容量的钽电容和一个小容量的陶瓷电容并联滤波并把参考电压走线从数字信号走线区域移开。这个经验回头看也算不上高端但对刚接触回片测试的新手来说排查思路比结论更重要。5. 实测结果汇总与后续怎么继续升级5.1 目标、前仿、后仿和实测的指标对比在测试环境稳定之后我用线性斜坡输入做了DNL、INL测量再用相干采样的正弦输入做了FFT分析。为了确保测试可靠性采样点数选择满足相干准则用8192点做FFT一路测了5颗样片。核心结果汇总如下指标设计目标前仿真后仿真实测采样率5MS/s5MS/s5MS/s5MS/sENOB≥7bit7.6bit7.2bit6.9bitSFDR≥50dBc58dBc54dBc52dBcDNL±0.5LSB±0.3LSB±0.5LSB±0.6LSBINL±1LSB±0.5LSB±0.8LSB±1.1LSB功耗≤200μW150μW170μW182μW芯片面积可控--约0.21mm²实测DNL在个别码出现0.6LSB的跳跃INL也略超预期主要来自电容失配和参考电压走线的残余影响。ENOB 6.9bit对应的SNDR约42.8dB虽然没有达到前仿的7.5bit但对一颗入门阶段的8bit SAR ADC来说完全够用整体表现已经超过了设定目标。功耗182μW也符合预期整个芯片工作在1.2V电源下核心功耗占比最高的是比较器和SAR逻辑的动态功耗。把这组数据贴在文章里有几个目的。对新手来说最重要的是理解“前仿、后仿、实测”之间的差距是正常的不必因为前仿好看就高兴太早也不必因为实测没达到前仿就否定整个设计流程。前仿是功能验证后仿是物理实现验证实测才是终极答案。这个认知比任何性能数字都重要。5.2 校准、分段DAC与系统集成三个进阶方向这款8bit SAR ADC做完后我其实已经想好了后续的升级路线给同样在学模拟设计的人做个参考。第一个方向是加数字校准。我目前的单位电容匹配满足8bit需求但留出的裕量不大。如果要做10bit可以在启动阶段测量每个电容的相对权重存到寄存器里在转换过程中做数字补偿。这个方案对SAR架构非常友好因为二进制搜索天然可以配合数字校准逻辑。第二个方向是分段DAC。现在8bit全二进制阵列总电容约3.1pF全差分6.2pF面积还行。但如果做到10bit全二进制阵列总电容会爆炸到约256pF量级面积完全不可接受。高中低位段之间用一个耦合电容连接可以大幅降低总电容面积代价是匹配分析和版图难度提高。这也是SAR ADC想上更高精度的必由之路。第三个方向是把这颗ADC作为子模块集成到一个完整的传感器读出链路里。现在回头看整个项目最遗憾的地方是没有在测试板上做完整的系统级验证。如果能再接一个温度传感器或光电二极管读取前端把SAR ADC嵌入一个实际闭环系统学习价值会高很多。我已经把这个作为下一个项目的核心目标等有成果了再分享。最后再分享一个小体会做完三款SAR ADC我最直观的感受是8bit这个精度段真正值钱的地方不在于电路本身有多复杂而在于它逼着你把每个模块的“为什么”都抠明白。如果只是照着别人的原理图把网表抄一遍仿真再漂亮也是白搭。希望这篇记录能帮到正在入门模拟设计的你把这颗第三款8bit SAR ADC的来龙去脉看透少走一点弯路。
做模数转换器这条路我是从SAR ADC入门的。第一版做了个5bit的验证架构第二版勉强做到6bit直到第三款才真正碰8bit逐次逼近型SAR ADC也就是今天想聊的这块设计成品。对初学者来说8bit是个很神奇的节点它比5bit、6bit多了匹配和噪声的硬约束又比10bit往上的高精度设计少了一大堆校准和分段技巧刚好卡在一个“跳一跳够得着”的位置。如果你也打算用SAR ADC入门模拟集成电路或者正在纠结第一颗像样的片子该做什么精度这篇记录应该能帮你少绕几个弯。文章不打算做成教科书式的原理讲解更多是把我从原理图设计、版图绘制到后仿真、回片测试踩过的坑和最终结果摊开来讲。里面涉及的具体参数都来自这批样片工艺是某个对初学者很友好的成熟CMOS节点电路结构则是标准电荷重分布全差分CDAC。你不需要有很深的模拟背景但至少要懂基本的MOS管工作区和开关电容概念这样读起来会比较顺畅。1. 为什么第三款才做8bit难度曲线和目标规格怎样定1.1 从5bit到8bit每一档难度加在哪很多新手第一次接触SAR ADC容易把注意力放在“位数越高越牛”上结果一上来就做10bit、12bit最后被电容失配和校准电路折磨到放弃。我自己的路线是5bit、6bit、8bit这样一档档爬的回头看这个节奏其实很合理。5bit的时候你基本不需要关心电容匹配DAC用理想电容模型跑仿真也能得到不错的码版图画得再随意只要拓扑没错回来的片子大概率能工作。这一阶段真正学的是SAR的基本流程采样、逐次比较、二进制搜索理解比较器输出如何控制电容开关方向。6bit开始有点意思了比较器的失调电压开始影响DNL采样开关的非线性会在FFT里露头但稍微加大管子尺寸、加个预放大级就能压下去。到了8bit情况完全不一样。0.5LSB的DNL要求意味着电容失配必须控制到千分之一的量级kT/C采样噪声、比较器回踢噪声、开关电荷注入、版图寄生、甚至时钟抖动全都成了需要同时对付的敌人。所以我会说8bit SAR ADC是新手第一次做“系统级权衡”的设计。它逼着你把每个非理想效应都算一遍账而不是靠理想模型混过去。做完这一版你对“信噪比”“无杂散动态范围”“有效位数”这些指标的理解会从背公式变成肌肉记忆。1.2 全差分CDAC架构与项目指标拆解架构选择上我直接定了全差分电荷重分布CDAC没有考虑单端结构。原因很简单单端方案虽然电容阵列面积小一半但对电源噪声和衬底耦合非常敏感8bit精度下PCB上稍微有点地弹就会把SFDR打到40dB以下。全差分结构天然抑制共模干扰代价是DAC电容阵列面积加倍、比较器需要处理差分信号复杂度略增但对新手来说这点代价换来的是测试阶段的宝贵余量。项目规格表如下这是我画原理图前就锁定的目标指标目标值备注分辨率8bit256个量化台阶采样率5MS/s满足低功耗传感器读出场景电源电压1.2V单电源低压数字域兼容输入摆幅1.2Vpp差分满摆幅输入测试有效位数ENOB≥7bit对应SNDR约44dB以上无杂散动态范围SFDR≥50dBc主谐波抑制要求功耗≤200μW5MS/s不含输出数字缓冲工艺某成熟180nm节点模拟器件选项齐全PDK相对稳定定这个采样率是综合考虑了仿真速度、测试难度和匹配需求。再高到20MS/s以上比较器的再生时间常数和SAR逻辑的关键路径会变得非常紧张新手很难一次收敛再低到几百kS/s功耗优势不明显测试时反而更容易被50Hz工频干扰淹没。5MS/s是个对PCB布线、示波器余量和片内时序都比较宽容的速度。2. 核心模块设计逻辑DAC、比较器、开关与SAR逻辑2.1 电荷重分布DAC8bit电容阵列的构成与计算这一版DAC采用最经典的二进制加权电容阵列结构没有做分段或冗余校正。8bit单端阵列由8个加权电容组成C、2C、4C、8C、16C、32C、64C、128C总电容255C为让阵列二进制补全再加一个单位电容Cu做LSB裕量等效总电容256C。DAC的工作过程分为采样和转换两阶段。采样阶段所有电容底极板接输入信号顶极板接到比较器正输入端同时复位到共模电平转换开始后首先把所有底极板从输入切换到共模顶极板电压变化为输入信号与共模之差接着从最高位MSB开始比较器判决当前顶极板电压与共模的高低再把对应权重电容的底极板接到参考电压VREF或地产生一个二分之一的满摆幅跳变依次向下比较直到LSB完成。这里有个新手容易忽略的点DAC的实际建立精度决定了后半段比较的可靠性。8bit下LSB大约4.7mV电容开关切换后的RC建立必须做到1/4LSB以内也就是大约1.2mV的精度这要求比较器在每次切换后等待足够的时间再触发下一次比较。如果像我最开始那样把比较器时钟做成固定周期而不关注DAC建立时间MSB附近很容易出现误判。功耗方面电荷重分布DAC理论上几乎不消耗静态功耗只有开关切换时的动态功耗和比较器每次判决消耗的功耗。这也是SAR架构在中等精度低功耗场景下统治性优势的来源。电容阵列的数值设计本身没有玄学真正玄学的是接下来要说的单位电容Cu取值那是匹配与噪声的平衡点。2.2 动态比较器失调、回踢噪声和速度的取舍比较器是SAR ADC里决定速度和精度的核心模块我这里用了两级动态比较器结构前面加了一个低增益预放大级后面接动态锁存级。之所以不用静态比较器是看中动态比较器零静态功耗、再生速度快的优势这在5MS/s采样率下能把每次比较功耗压到几微瓦以内。动态比较器首先要面对的是失调电压。失调主要来自输入对管的阈值失配和几何失配。在8bit下LSB约4.7mV比较器输入失调必须控制在1LSB以内否则DNL直接超标。我的做法是在预放大级输入对管采用较大的沟道面积并用版图共质心摆放来压小失配再在预放大级输出端加了失调校准电容阵列通过测试模式下的逐次校准把剩余失调压到亚毫伏级。回踢噪声是另一个不得不防的问题。锁存级在时钟沿触发的瞬间内部再生节点会快速翻转变化幅度接近电源轨这些电压跳变会通过MOS管的栅漏寄生电容Cgd耦合回预放大级输入端再从输入走线串扰到DAC顶极板造成采样电压扰动。对8bit设计回踢噪声幅度如果超过1mV就会在ENOB里体现为明显的性能损失。我一版设计就吃了这个亏后面专门做了预放大级隔离并在版图上把敏感走线拉开具体排查过程放到第四章细讲。速度方面预放大级增益不能太大否则带宽下降拖慢整个比较过程也不能太小否则失调和回踢抑制不足。这组参数我用SPICE仿真器扫了多轮才定下来最终预放大级增益约6dB锁存级再生时间常数大约300ps单次比较总延时控制在2ns以内。2.3 栅压自举采样开关1.2V电源下的线性度解法采样开关的线性度直接决定整个ADC的THD表现。在1.2V电源下输入共模电压约0.6V如果直接用单个NMOS做采样开关源端电压随输入信号变化过驱动电压VGS减去VTH后也在变导通电阻就会随信号波动带来明显的谐波失真。8bit目标下SFDR要做到50dBc以上这种非线性很难接受。我采用的方案是栅压自举开关也就是bootstrapped switch。基本原理是在采样阶段用一个电容把一个接近电源电压的电压差存储住然后加到开关管栅源之间让开关管导通时的VGS基本不随输入变化。这样导通电阻近似恒定非线性大大降低。实际电路里自举开关需要一个时钟控制两个互补开关管和一个自举电容通常取几百飞法。采样时钟为高时自举电容被充电到VDD采样时钟变低时电容一端接到输入信号另一端接到开关管栅极栅压自动跟随输入并抬升VDD。这样VGS始终保持在VDD附近电阻恒定。实测这版设计在全差分满摆幅输入下SFDR比普通CMOS开关提升了大约15dB达到55dBc以上。自举开关还有一个必须注意的问题就是电荷注入和时钟馈通。开关关断瞬间沟道里的电荷会流入采样电容造成采样值偏差。8bit下要求注入电荷带来的电压误差小于1LSB可以通过互补开关管把注入电荷做成差分共模的方式抵消大半。另外栅压抬升带来的寄生电容耦合也会产生时钟馈通需要在版图上减小自举电容节点与采样节点之间的寄生。2.4 SAR逻辑二分法搜索与异步时序编排SAR逻辑是控制整个转换流程的“大脑”。每次比较器给出判决后逻辑需要把结果存入寄存器然后根据结果控制对应电容的开关方向再触发下一次比较。整个流程等效于一次8次比较的二分搜索第一次比较确定最高位之后每一位根据比较结果决定参考电压加减的权重。异步时序是我这版采用的方式和传统的同步SAR逻辑相比异步方式不需要高频时钟来驱动每一次比较而是由比较器的ready信号去触发下一次比较功耗更低且速度上限更高。实现上我用了一组D触发器和与非门构成移位寄存器网络。比较器输出valid信号后逻辑先锁定当前位结果然后打开对应电容开关再经过一段可调延时释放比较器复位信号开始下一位比较。这段可调延时非常关键。如果延时太短电容开关切换后DAC顶极板电压还没建立稳定比较器就启动了会让高位的判决误差向下传播如果太长又白白浪费时间采样率上不去。我通过前仿扫描找到了一个能覆盖所有工艺角的最优延时区间并把它做成可外部调节的偏置电流控制形式这样回片后如果测试发现时序问题还有调整空间。新手自己做SAR逻辑时最容易犯的错是用理想数字延时单元跑前仿到了版图阶段发现关键路径太慢。所以我建议从一开始就把逻辑门的寄生电容估算进去哪怕是用标准单元库跑一遍时序分析也比纯理想模型靠谱很多。3. 版图阶段新手最容易卡死的几个点3.1 单位电容Cu的选取匹配和噪声的计算依据单位电容Cu是所有DAC电容的“最小零件”它的取值直接决定了匹配精度、噪声水平、面积和速度。这版最终选择了12fF理由可以从三个角度算清楚。第一是匹配。电容失配模型通常写作σ(ΔC/C) AC/√(WL)其中AC是工艺相关的失配系数WL是电容面积。DNL最坏情况出现在MSB切换点要求3σ误差小于0.5LSB即σ(ΔC/C) 0.19%。按这个算需要单个单位电容面积足够大。12fF在所选工艺的MIM电容密度下对应约24平方微米匹配估算在可接受范围。第二是噪声。采样噪声功率kT/C中C是采样阶段所有电容并联的总电容。8bit下总采样电容为256×12fF约3.1pF对应kT/C噪声大约40μVrms远小于最低有效位LSB对应的量化噪声功率所以噪声不是约束条件。如果单位电容取下限比如5fF总电容只剩1.3pF噪声开始逼近量化噪声边缘同时匹配也会变差。第三是布版可实现性。单位电容太小走线寄生和光刻边缘效应占比就高失配反而不容易控制单位电容太大总面积膨胀版图走线变长顶极板寄生也变多。12fF在这个工艺下是一个比较均衡的值总面积约3.2pF全差分下约6.4pF芯片面积仍然可控。3.2 电容阵列的共质心布局与dummy处理8bit电容阵列的版图布局我花了不少时间。二进制加权电容中MSB电容是128个单位电容并联而成LSB是1个单位电容如果没有合理的摆放梯度失配和边缘效应会让高位电容误差明显增大直接表现为INL的“微笑曲线”。最终布局采用16×16的单位电容网格其中填充了从LSB到MSB的全部权重电容外加一圈dummy电容。MSB电容的128个单位没有摆成一个长条而是拆成对称的多个小块围绕中心呈近似同心分布。这样工艺梯度在差分结构里会以共模方式被抵消有效降低INL。Dummy电容不是可选项。电容阵列边缘的单位电容与内部电容所处的刻蚀环境不同没有dummy的话最外层电容的失配会明显偏大。我在阵列外围加了一圈接地或接到共模的dummy电容保证所有有效电容周围环境一致。版图的金属走线也必须注意顶极板、底极板分别走不同金属层尽量不交叉交叉点容易引入耦合寄生。3.3 比较器版图对称性与模拟地策略比较器的版图第一原则是对称。输入对管、负载管、锁存交叉耦合对都要严格左右对称这是抑制偶次谐波和失调的基本保证。实际画的时候我甚至把输入对的走线做了等长处理避免左边比右边多一段线导致寄生电容不等。这些细小不对称在5bit时无所谓但8bit下会直接体现在FFT的二次谐波上。地线策略上我没有做复杂的深N阱隔离这个工艺节点做起来也不方便而是把模拟地、数字地、驱动电源分开放置。数字SAR逻辑在翻转时会产生大量动态电流如果和模拟电路共地比较器输入的参考点会被扰动。我的做法是让所有模拟模块共用一个模拟地网络SAR逻辑使用独立的数字地网络两者在芯片最外侧的单点连接再接到焊盘。其实最理想的方案是给SAR逻辑加一个独立的电源域但考虑到面积和布线复杂度这一版就用分地加去耦电容来缓解。电源方面比较器和DAC的参考电压走线单独引到焊盘不让它们经过数字逻辑的供电区域。芯片外部测试板上每个电源引脚都放了至少100nF和10μF两级去耦电容。这些都是常规操作但对新手来说版图重画后才意识到布线不合理是最痛苦的事所以我在画第一版的时候就强制自己按“模拟敏感线最短、数字线绕远”的原则来规划顶层走线。4. 仿真验证中遇到的坑与完整排查链路4.1 前仿真里暴露的两个典型时序问题前仿真阶段用的是原理图网表加理想DAC模型整体性能很快跑到了ENOB 7.5bit以上。这个结果当然漂亮但我知道前仿里面藏了很多隐患所以专门做了一组慢角的极限条件仿真。果然问题出现了。第一个问题是SAR逻辑关键路径时序不足。慢工艺角下比较器判决延时比典型角增加了近一倍而我的可调延时电路用的是固定偏置电流没能自动跟随工艺变化。结果在慢角下出现上一次比较的锁存信号还没完全复位、下一次比较就开始的情况MSB判决偶尔翻错ENOB直接掉到6bit左右。定位方法是把比较器输出、SAR逻辑内部寄存器和DAC顶极板电压放在同一张瞬态波形图里肉眼就能看到复位时序出现交叠。修复方案是把延时电路改为跟随比较器复位的动态逻辑让下一次比较的启动完全由比较器复位完成信号触发这样无论工艺角怎么变时序都能自适应。另一个问题是采样开关在输入信号接近电源轨时自举电容充电时间不足导致采样时间点发生偏移。解决方式是稍微提前采样时钟上升沿增加自举电容充电时间预算。4.2 回踢噪声的排查从现象到根因再到修复这版设计前仿时也遇到过一个特别典型的回踢噪声问题把排查过程完整记录下来对新手非常有价值因为这类问题不是靠看书就能发现的。现象是FFT中低频噪声基底明显抬高ENOB一直在7bit附近徘徊上不去。最初我怀疑是电源噪声于是在所有电源引脚加了大电容滤波没用又怀疑是比较器失调做了多步失调校准也没用。这时候我意识到问题可能出在动态比较器本身上。接着我做了个实验把DAC阵列暂时断开只在比较器输入端接一个理想电压源然后观察比较器触发时钟沿前后输入节点电压瞬态。波形显示每次latch触发瞬间输入节点会叠加一个幅度约2mV的正负毛刺持续几百皮秒。这个毛刺在空闲时看不出危害但在SAR转换的高位比较阶段顶极板电压本来就在LSB量级附近2mV的毛刺足以让比较器在临界点误判。根因锁定在锁存级复位瞬间内部节点通过输入对管的Cgd直接耦合回输入形成回踢噪声。修复分两个层面电路上在预放大级和锁存级之间增加了一个共源极缓冲并加大预放大级输出电容来吸收回踢能量版图上把比较器输入走线和锁存级时钟走线彻底分开输入走线走底层金属并加地屏蔽。修复后同样的瞬态测试里输入节点毛刺降到0.3mV以内FFT低频基底明显下降ENOB稳稳超过7.5bit。4.3 后仿真性能明显掉落的三个原因原理图仿真通过只是第一步。寄生提取后的后仿真我这版ENOB从7.5bit掉到了6.8bit一开始挺沮丧但逐项排查后发现基本都是可预期的原因。第一个原因是DAC顶极板的寄生电容。版图提取显示顶极板节点对地寄生电容大约有0.8pF和理想的3.1pF采样电容并联后参与电荷分享导致DAC的增益误差偏离理想值直接表现是INL出现整体性的“斜坡”。处理办法是在后仿网表中加入该寄生电容重新优化了电容开关的切换顺序和参考电压微调把增益误差校准回来。第二个原因是比较器输入端寄生电容。比较器输入对管的栅极寄生和走线电容加起来约0.2pF会与DAC顶极板形成分压影响建立精度。解决方法是把比较器输入管的尺寸稍微减小并重新做了版图走线将寄生压到0.1pF以下。第三个原因是时钟馈通耦合。采样时钟走线和DAC底极板走线在版图上有一段很长距离的平行走线耦合电容导致采样信号被时钟噪声污染。修复方式是把采样时钟走线包上接地屏蔽并尽量缩短平行走线长度。三项修复做完后仿真ENOB恢复到7.2bit虽然还是比前仿低一点但已经达到设计目标。4.4 回片测试阶段最值得做的几件事芯片回来之后我没有急着把测试板焊上去就上电而是按顺序做了三件事。第一件是检查静态电流和仿真对比排除短路、开路等制造问题第二件是测量输入引脚到地的ESD二极管特性确认芯片没有被损坏第三件才是上电看输出码流。测试板设计上输入信号源后面接了一个宽带缓冲驱动保证信号摆率和驱动能力足够采样时钟用单独的低抖动晶振产生不经过FPGA分频避免时钟抖动影响。输入走线用了微带线阻抗匹配但并没有做复杂的屏蔽箱只是把整个板子放在金属盒里减少环境干扰。测试中我发现一个仿真没预见的问题测试板的参考电压走线上有约50mV的纹波频率是电源的开关频率。这个纹波直接耦合到DAC底极板导致FFT里出现旁瓣。解决方法是把参考电压引脚外接一个大容量的钽电容和一个小容量的陶瓷电容并联滤波并把参考电压走线从数字信号走线区域移开。这个经验回头看也算不上高端但对刚接触回片测试的新手来说排查思路比结论更重要。5. 实测结果汇总与后续怎么继续升级5.1 目标、前仿、后仿和实测的指标对比在测试环境稳定之后我用线性斜坡输入做了DNL、INL测量再用相干采样的正弦输入做了FFT分析。为了确保测试可靠性采样点数选择满足相干准则用8192点做FFT一路测了5颗样片。核心结果汇总如下指标设计目标前仿真后仿真实测采样率5MS/s5MS/s5MS/s5MS/sENOB≥7bit7.6bit7.2bit6.9bitSFDR≥50dBc58dBc54dBc52dBcDNL±0.5LSB±0.3LSB±0.5LSB±0.6LSBINL±1LSB±0.5LSB±0.8LSB±1.1LSB功耗≤200μW150μW170μW182μW芯片面积可控--约0.21mm²实测DNL在个别码出现0.6LSB的跳跃INL也略超预期主要来自电容失配和参考电压走线的残余影响。ENOB 6.9bit对应的SNDR约42.8dB虽然没有达到前仿的7.5bit但对一颗入门阶段的8bit SAR ADC来说完全够用整体表现已经超过了设定目标。功耗182μW也符合预期整个芯片工作在1.2V电源下核心功耗占比最高的是比较器和SAR逻辑的动态功耗。把这组数据贴在文章里有几个目的。对新手来说最重要的是理解“前仿、后仿、实测”之间的差距是正常的不必因为前仿好看就高兴太早也不必因为实测没达到前仿就否定整个设计流程。前仿是功能验证后仿是物理实现验证实测才是终极答案。这个认知比任何性能数字都重要。5.2 校准、分段DAC与系统集成三个进阶方向这款8bit SAR ADC做完后我其实已经想好了后续的升级路线给同样在学模拟设计的人做个参考。第一个方向是加数字校准。我目前的单位电容匹配满足8bit需求但留出的裕量不大。如果要做10bit可以在启动阶段测量每个电容的相对权重存到寄存器里在转换过程中做数字补偿。这个方案对SAR架构非常友好因为二进制搜索天然可以配合数字校准逻辑。第二个方向是分段DAC。现在8bit全二进制阵列总电容约3.1pF全差分6.2pF面积还行。但如果做到10bit全二进制阵列总电容会爆炸到约256pF量级面积完全不可接受。高中低位段之间用一个耦合电容连接可以大幅降低总电容面积代价是匹配分析和版图难度提高。这也是SAR ADC想上更高精度的必由之路。第三个方向是把这颗ADC作为子模块集成到一个完整的传感器读出链路里。现在回头看整个项目最遗憾的地方是没有在测试板上做完整的系统级验证。如果能再接一个温度传感器或光电二极管读取前端把SAR ADC嵌入一个实际闭环系统学习价值会高很多。我已经把这个作为下一个项目的核心目标等有成果了再分享。最后再分享一个小体会做完三款SAR ADC我最直观的感受是8bit这个精度段真正值钱的地方不在于电路本身有多复杂而在于它逼着你把每个模块的“为什么”都抠明白。如果只是照着别人的原理图把网表抄一遍仿真再漂亮也是白搭。希望这篇记录能帮到正在入门模拟设计的你把这颗第三款8bit SAR ADC的来龙去脉看透少走一点弯路。
平方复杂度无法被常规优化消除｜TaoToken 统一 Key 通道实测)
