1. UART项目整体设计与模块划分思路我做过不少UART相关的项目从简单的调试口到完整的通信协议栈都有涉猎。这个标题看起来基础但UART这个东西属于典型的看着简单落地全是坑的模块——波特率怎么分频、接收端怎么采样、帧格式怎么配置、多模块之间怎么衔接每个问题拆开来都值得单独聊一聊。这篇就基于我最近整理的一套UART口Verilog实现把RTL设计、仿真环境搭建和激励生成完整过一遍给正在做FPGA入门或者准备数字IC笔试面试的朋友一份可以直接参考的工程实践笔记。1.1 核心需求解析这不仅仅是一个串口收发先把需求拆清楚。一个标准的UART模块本质上是做串行数据和并行数据之间的格式转换外加物理层时序管理。具体拆开看它需要解决这几个问题数据格式转换CPU/FPGA内部是8位或16位并行数据总线串口线上是按位传输的串行比特流收发双方都要做并串和串并转换。异步时钟同步UART没有独立的时钟线接收端必须自己从数据线上恢复出位边界和字节边界。这一点和SPI、I2C完全不同也是UART设计中最核心的技术难点。帧格式管理起始位、数据位、可选的校验位、停止位这一串协议字段的组装和解析必须严格按照配置执行。速率匹配收发双方约定好波特率发送端按该速率逐位移出接收端按同样的速率采样。速率不一致会导致误码而实际工程中晶振总有误差所以分频设计必须考虑误差容忍度。还有一个容易被忽略的隐含需求顶层模块要对外提供干净的接口。比如我常用的接口风格是两组信号——一组是并行收发接口tx_data、tx_valid、rx_data、rx_valid另一组是物理层接口uart_txd、uart_rxd。中间再加一个寄存器配置接口用来设置波特率和帧格式。这样上层逻辑根本不用关心串行时序细节集成起来非常方便。从应用场景来说这个模块能做的事情太多了串口调试、上位机通信、模块间低速数据交换、老设备协议对接甚至是Bootloader的下载通道。凡是FPGA和外界交换数据的场合UART基本是第一个被用上的接口。1.2 方案选型单模块集成还是分模块架构有了需求接下来要定架构。我在网上看到很多人喜欢把整个UART写成一个超大的always块发送接收混在一起200行代码搞定。这种方式能跑但扩展性和可维护性很差。比如你想加一个校验位就得动状态机里的状态跳转逻辑容易牵连出隐蔽bug。我的做法是拆成三个独立的子模块外加一个顶层组装波特率生成器baud_gen核心功能是分频产生位周期时钟和过采样时钟。UART发送器uart_tx负责并转串、帧字段拼装、按位输出。UART接收器uart_rx负责串转并、起始位检测、数据采样、帧错误检测。顶层模块uart_top做子模块例化、时钟复位管理、接口信号汇总。这个设计思路有几个实际好处。第一每个模块可以独立仿真验证出问题定位范围小。第二如果后面要支持不同帧格式只需要在TX/RX内部改状态机不动顶层。第三代码风格干净review容易代码综合后面积也可控。波特率生成器也可以做成参数化的用一个BPS_PARAM参数控制分频系数这样换晶振或者换波特率的时候只改一个参数不用改逻辑代码。我后面详细说这个参数怎么算。1.3 为什么建议用状态机实现收发核心逻辑UART的收发时序本质上是一个逐位推进的过程用状态机表达是最自然的方式。发送端沿着IDLE → START → DATA → (PARITY) → STOP依次跳转接收端则多一个起始位确认的过程。用状态机的好处是时序逻辑结构清晰每一拍做什么一目了然。状态跳转可以和计数器配合位计数、采样计数各司其职。综合工具能有效优化不容易出现组合逻辑环路。有些资料用纯计数器移位寄存器的方式实现只适合固定帧格式的简化场景。一旦涉及波特率动态切换、校验位可配、停止位位数可配这些需求状态机的优势就非常明显了。我个人建议状态机采用一段式或者两段式都行但代码里要让状态转移逻辑和输出逻辑分开这样仿真的可观测性更好。2. 波特率生成与分频参数计算详解波特率生成器是整个UART模块的地基。它的任务是产生一个精确的时钟信号或使能信号让发送端按期望速率逐位移出数据让接收端按该速率对数据线采样。2.1 分频参数的计算方法和精度分析分频系数的计算公式很简单div_cnt clk_freq / baud_rate以我常用的50MHz系统时钟、115200波特率为例div_cnt 50_000_000 / 115_200 434.0278取整数434作为分频系数实际生成的波特率为actual_baud 50_000_000 / 434 115207.37误差只有0.006%完全在串口通信允许的误差范围之内一般要求收发双方波特率偏差不超过2%实际工程建议控制在1%以内。这个误差很小因为整数分频的结果离目标值很近。但如果是9600波特率div_cnt 50_000_000 / 9600 5208.33取5208后实际波特率9598.6误差约0.015%同样没问题。这里有个容易踩坑的地方分频计数器的计数范围。如果你用的是div_cnt这个系数注意计数器要能数到5208以上也就是说计数器位宽不能低于13位。很多人第一次写的时候随手定义了一个8位计数器仿真的时候波形看起来好像没什么问题实际上波特率完全错了只是短帧测不出来而已。我在工程里会写一个宏定义或者localparamlocalparam BPS_PARAM 5208; // 9600bps under 50MHz实际使用时把时钟频率和波特率参数化通过条件编译或者参数传入可以适配不同板卡。2.2 过采样技术为什么接收端需要16倍采样采样是接收端最核心的环节。如果每个数据位只采一次样本位边沿的毛刺、噪声、时钟偏差都可能导致采样错误。工程上普遍采用过采样技术这属于异步通信的经典降噪手段核心原理是用波特率N倍的时钟去采样数据线对每一位数据做多次采样再通过多数表决或定点采样来抗干扰。我的接收模块用的是16倍过采样方式。以115200波特率、50MHz系统时钟为例过采样时钟频率需要sample_clk_freq baud_rate * 16 115200 * 16 1.8432MHz sample_div 50_000_000 / 1_843_200 27.1267这里取整27后实际过采样时钟为1.851MHz每个位周期有约16.06个采样点足够用了。16倍过采样的核心价值在于起始位的检测和数据位的采样点选择。接收端首先通过检测RXD线上的下降沿来发现可能的起始位然后在下降沿后的第8个过采样时钟周期处采样这个位置正好位于起始位的中心点。确认是低电平后再每隔16个过采样周期采样一次每次采样位置都在数据位的中心附近。这样做的好处是即使数据边沿有前后抖动采样点仍然落在数据位的稳定区间对噪声的容忍度大大增加。如果做过采样时钟存在少量偏差比如0.4%在16倍过采样下每个位周期的采样点偏移不超过0.06个位周期完全不影响正确性。2.3 计数器实现与使能信号设计波特率生成器的输出不能直接用作时钟更规范的做法是产生一个使能信号baud_en或者sample_en在系统时钟下打一拍用它来控制移位寄存器和状态机。always (posedge clk or negedge rst_n) begin if (!rst_n) cnt 0; else if (cnt BPS_PARAM - 1) cnt 0; else cnt cnt 1; end assign baud_en (cnt BPS_PARAM - 1);为什么不直接用分频时钟因为分频时钟和系统时钟之间是跨时钟域关系直接用会引入时序约束的麻烦而且可能导致亚稳态。用使能信号则整个设计都跑在同一个系统时钟下时序约束清晰综合实现都方便。过采样使能信号同理只是分频系数不同。发送和接收可以共用同一个时钟域但使用不同的使能信号注意区分就好。实测下来这个方案非常稳不管是仿真还是上板都很少出问题。3. UART发送模块RTL实现要点发送模块的逻辑相对简单但细节决定成败。我把它单独拎出来说因为我在项目里见过很多发送器实现有的代码在仿真里完全正常下载到板子上却发不出正确数据基本都是细节问题。3.1 发送状态机设计与状态跳转发送状态机我定义为四个状态IDLE、START、DATA、STOP。如果需要校验位中间加一个PARITY状态。每个状态的动作如下IDLE发送线保持高电平。检测到发送请求tx_valid拉高且系统空闲拉低uart_txd进入START状态。START输出起始位低电平持续一个波特率周期然后进入DATA状态。DATA按从低位到高位的顺序逐位输出数据。用一个3位位计数器记录当前发送到第几位发完配置的数据位宽度通常是8位后跳转到下一个状态。STOP输出停止位高电平持续一个波特率周期。如果还有数据发送请求且TX FIFO非空可以直接进入下一帧的START状态否则回到IDLE。实际工程中这里要处理一个连续发送的场景。如果上层持续有数据进来停止位结束后不应该回IDLE否则会产生一两个周期的空闲间隔虽然不影响协议正确性但会降低吞吐率。我在设计时加了一个状态判断STOP状态结束时如果tx_valid有效则直接进入START状态发送下一帧否则回到IDLE。这样能实现背靠背发送。3.2 移位寄存器与位计数的配合发送数据的拼接方式有两种常见写法。一种是先拼好发送寄存器再逐位移位输出if (tx_valid state IDLE) begin tx_shift_reg {1b1, 1b0, tx_data, 1b1}; tx_bits_remaining 11; // 1 start 8 data 1 stop 1 extra stop idle mark end但这种方式需要小心初值我更喜欢直接在状态机里控制输出电平START状态uart_txd 1b0DATA状态uart_txd tx_data[bit_idx]STOP状态uart_txd 1b1。然后每过一个波特率周期bit_idx加1到7后清零并切换状态。这种写法直观不容易出线性的边界错误。需要注意的一个小坑在DATA状态下什么时候送新数据、什么时候移位时序要理清楚。我的经验是状态进入DATA时先发送第0位然后每个baud_en脉冲到达时bit_idx加1。这样第一个数据位会保持一个完整的波特率周期后续每个数据位也都是一个周期不会出现某一位持续两个周期、某一位只持续半个周期的情况。3.3 发送请求握手与FIFO接口顶层发送模块需要对上层提供一个简单的握手协议。我常用的是两个信号tx_valid请求和tx_ready应答。当tx_valid和tx_ready同时拉高时数据被锁存并开始发送。这个握手有讲究。如果只有tx_valid没有tx_ready上层可能在TX还在发送上一帧数据时又送来新数据造成数据覆盖。加一个tx_ready信号上层在tx_ready为低时就应该保持数据不放等到tx_ready拉高再送下一拍数据。如果上层数据源不是随时准备好可以在中间再加一个FIFO缓冲做到数据源速率和串口发送速率解耦。我在之前的项目里就给这个UART发送端配过一个深度为64的异步FIFO上层逻辑可以一口气把64字节写入FIFO发送器按波特率慢慢发。这个设计在需要传输大量数据块的场景下非常实用避免了上位机在发数据时频繁等待。4. UART接收模块RTL实现的关键技术接收模块是整个UART设计中最容易出bug的部分。难点集中在起始位检测、采样点位置选择、噪声干扰下的位翻转这几个方面。我建议大家在写接收模块之前先把过采样时序在草稿纸上画一遍把所有采样点标出来再动手写代码。4.1 起始位检测与亚稳态处理接收端首先要用系统时钟对RXD信号做同步处理。RXD来自外部引脚与FPGA内部时钟没有任何相位关系直接采样存在亚稳态风险。常规做法是打两拍always (posedge clk or negedge rst_n) begin if (!rst_n) begin rxd_sync0 1b1; rxd_sync1 1b1; end else begin rxd_sync0 rxd; rxd_sync1 rxd_sync0; end end为什么要打两拍而不是一拍第一拍采样到的数据可能正处于亚稳态经过一个周期后信号会稳定到合法电平第二拍采到的才是可靠数据。虽然亚稳态概率很小但在工业通信场景下长期运行的偶发误码往往就来自这种地方。起始位检测就是捕捉rxd_sync1上的下降沿当上一拍是高电平而当前拍是低电平说明检测到了一个潜在的起始位。此时启动采样计数器并等待8个过采样周期后在起始位中心点确认。如果确认是低电平则开始接收数据如果发现是个毛刺中心点已经是高电平则丢弃本次检测回到IDLE状态。这个确认机制非常关键是抗干扰的第一道防线。没有这个确认的接收器在噪声环境下的误码率会明显偏高。4.2 数据采样中心点采样与多数表决起始位确认后数据位的采样策略是每隔16个过采样周期采一次也就是每个数据位的中心点采样。我在代码里用一个8位计数器shift_reg来逐位缓存起始位确认后的第0个采样点不采样跳过整个起始位周期接下来每16个周期采1位连续采8次得到8位数据。这里有个非常关键的细节起始位下降沿到第一个数据位采样点的间隔应该是24个过采样周期8 16因为起始位本身有一个位周期的宽度。如果这个间隔算错第一个数据位就会采偏。初学者最容易在这里栽跟头。我见过的另一种做法是连续采样5次然后取多数表决3个相同电平为准这种方法在强噪声环境下更可靠。代价是逻辑复杂度稍高而且需要确保5次采样点都落在同一个数据位内否则反而会引入额外错误。我一般在实验室环境用中心点采样就够工业现场或者长距离传输再加多数表决。接收数据的组装逻辑always (posedge clk or negedge rst_n) begin if (!rst_n) rx_shift_reg 8b0; else if (sample_en state DATA) begin if (bit_cnt 7) rx_shift_reg[bit_cnt] rxd_sync1; else bit_cnt 0; bit_cnt bit_cnt 1; end end注意采样的是rxd_sync1而不是rxd原始信号这一点不能偷懒。4.3 错误检测与状态恢复策略一个可靠的UART接收模块需要支持两类错误检测帧错误停止位应该为高却采样到低电平和溢出错误上一帧数据还没被上层取走新一帧数据已经接收完成。帧错误检测实现简单在STOP状态采样时判断电平即可。溢出错误则在rx_valid拉高而rx_ready没有及时拉高时产生。状态恢复策略上我建议收到帧错误后不要立刻回到IDLE而是继续等到停止位结束再回IDLE。这样能避免把一个坏帧后续的数据位误判为新的起始位。如果直接回IDLE有可能在数据位中间看到一个下降沿就误判为起始位产生一连串的假帧这种连锁误判在调试时非常让人头疼。5. Testbench设计与仿真激励开发实战很多人写UART代码的时候很顺手一到testbench就开始瞎写。其实testbench的质量直接决定了验证的效率。我这些年沉淀下来一套写法分享给大家。5.1 时钟与复位激励基础但必须规范时钟和复位的写法看似简单但有几个规范要遵守。时钟生成我一般这样写parameter CLK_PERIOD 20; // 50MHz reg clk; initial clk 0; always #(CLK_PERIOD/2) clk ~clk;复位信号我习惯做成异步复位这样能模拟真实的上电行为reg rst_n; initial begin rst_n 0; #100; rst_n 1; #10; end这里有个细节复位释放后最好等几个时钟周期再开始发送激励让内部状态机彻底回到IDLE状态。有些时序问题就是复位释放后立刻给激励导致状态机还没初始化好就收到数据。5.2 串口发送激励的task封装仿真时需要用testbench模拟一个外部串口设备向UART接收模块发送数据。我封装了一个tasktask uart_send_byte; input [7:0] data; integer i; begin txd_line 1b1; #(bit_time); txd_line 1b0; // start bit #(bit_time); for (i 0; i 8; i i 1) begin txd_line data[i]; #(bit_time); end txd_line 1b1; // stop bit #(bit_time); end endtask其中bit_time已经提前计算好parameter BAUD_RATE 115200; parameter bit_time 1_000_000_000 / BAUD_RATE; // 单位是ns这个task用起来非常方便测试不同数据的时候只需要在initial块里调用initial begin // 等待复位完成 #200; uart_send_byte(8hA5); uart_send_byte(8h5A); #(bit_time * 10); // 检查组帧结果 if (rx_data_o 8hA5) $display(byte1: PASS); else $display(byte1: FAIL, got %02h, rx_data_o); end5.3 回环测试最简单的端到端验证方法回环测试是UART验证里性价比最高的手段。把发送模块的txd输出直接连接到接收模块的rxd输入然后在testbench里通过总线写入发送数据再读取接收寄存器的数据来比对。uart_top u_uart_top ( .clk(clk), .rst_n(rst_n), .tx_data(tx_data_reg), .tx_valid(tx_valid_reg), .tx_ready(tx_ready_wire), .rx_data(rx_data_wire), .rx_valid(rx_valid_wire), .uart_txd(uart_txd_wire), .uart_rxd(uart_rxd_wire) ); assign uart_rxd_wire uart_txd_wire; // loopback回环测试的价值在于它同时验证了发送链路和接收链路。如果发送端分频有问题、接收端采样点偏移回环测试数据比对时立刻就能暴露。相比单向测试定位问题的效率高得多。5.4 多个数据帧的自动比对验证做单帧测试只能验证基本功能要证明模块可靠必须做大数量的随机测试。Verilog仿真里可以用$random生成随机数据自动比对integer i; reg [7:0] test_data; initial begin for (i 0; i 256; i i 1) begin test_data $random % 256; (posedge tx_ready_wire); tx_data_reg test_data; tx_valid_reg 1; (posedge tx_valid_wire or posedge tx_ready_wire); // 等待接收侧输出有效 wait (rx_valid_wire 1); if (rx_data_wire ! test_data) $display(Mismatch at iter%0d: sent%02h, recv%02h, i, test_data, rx_data_wire); end end这里加了一个等待tx_ready时机的处理保证上一个字节发送完成后再发送下一个。循环发256个不同数据每个数据比对一次如果全通过基本可以确认功能正确。想更严格一点可以把数据源存储到文件里用$readmemh读入再用$fdisplay把接收结果写到另一个文件做离线比对。5.5 仿真波形检查的观察点设置跑完仿真先别急着看结果在波形窗口里加几个关键的观察信号uart_txd/uart_rxd物理层信号看帧格式是否正确。tx_state/rx_state状态机状态确认跳转顺序符合预期。baud_cnt/sample_cnt分频计数器确认波特率时序正确。rx_shift_reg接收移位寄存器逐位确认采样到的数据。我把这些信号在testbench里显式引出方便波形观察。加信号到波形虽然不是什么技术活但观察到的信息密度差别很大。特别是第一次跑仿真的时候建议把每个子模块的内部信号都调出来看一遍确认工作状态符合预期后后续调试才能省时间。6. 常见仿真问题与调试经验实录6.1 仿真结果和预期不符先查分频参数我见过太多仿真波形完全乱了的案例最后发现是分频参数错误。比如50MHz时钟配115200波特率分频系数应该是434但如果sb写了44实际波特率就变成1.136Mbps接收端8倍过采样的采样点全部偏移数据根本对不上。排查思路先看发送端uart_txd波形测量一个数据位的实际宽度。如果用仿真工具显示一个数据位占434个时钟周期每个20ns共8.68us波特率就是正确的。这个检查比看状态机更直接有效。6.2 接收端采不到数据或者数据错位这类问题的高发原因是计数器的启动时序不对。我在4.2节里说过的起始位下降沿到第一个数据位采样点的间隔应该是24个过采样周期实际调代码时很多人会算成8个或者16个。检查方法很简单在rx_state为DATA状态时观察sample_cnt的变化确认第一个数据位的采样时刻是不是在数据位的中心点。6.3 仿真时出现X态或者不定态X态的常见来源是寄存器没有初始化。虽然复位信号能把状态机和关键寄存器复位但有些内部临时信号如果漏了复位赋值仿真时就会显示为X。在实际电路里FPGA上电后寄存器有确定的初始值所以X态不一定导致功能错误但仿真时X态会传播导致后续比较逻辑报错。我的习惯是写代码时每个always块里的所有赋值信号都要有复位分支不给仿真留出模糊地带。虽然代码会多几行但换来的是仿真结果的确定性非常值得。6.4 长时间仿真的数据漂移问题在传输大量数据比如10万字节以上时如果仿真时钟频率和波特率之间存在微小的偏差长期运行后采样点会逐渐偏移最终导致误码。这类问题在短帧测试中完全看不出来只有在长时间回归测试中才会暴露。解决办法有两个层面。第一个层面是设计层面采用16倍过采样加上中心点采样理论上能容忍几个百分点的偏差。第二个层面是验证层面做长时间仿真时要注意观察仿真时间是否足够覆盖波特率偏差累积的最坏情况。比如用50MHz时钟发送9600波特率分频系数5208.33每个位周期实际偏差约0.015%累积10000个字节后偏差仍然在2%以内不会导致误码但如果是超长帧或者连续发送模式误差会累积更明显就需要手动修正分频参数。6.5 上板调试比仿真多一个陷阱仿真通过不等于上板就能跑这里有个常见陷阱外部引脚没有加约束或者约束里的电平标准不对。UART的板级信号一般是3.3V或者1.8V电平约束文件里IO_STANDARD必须选对否则引脚电平不正确实测时根本收不到数据。另外如果板子上有电平转换芯片比如USB转串口芯片发送和接收都是经过芯片翻转的要注意极性。我遇到过一次误把有源电平转换当成无源直连的情况导致发送的数据和接收的数据全部取反排查了大半天才发现是板级硬件问题。7. 扩展思路从基础UART到通用串口控制器基础UART调通之后往工程化方向发展还有很多可以扩展的地方。这里聊聊我自己做过的一些扩展给大家提供参考方向。7.1 可配置帧格式与寄存器接口把帧格式参数数据位宽度5~8位、校验模式无校验/奇校验/偶校验、停止位位数1/1.5/2位从localparam改成寄存器配置就变成了一个通用的串口控制器。这一步在代码层面改动量不大主要是把状态机里的判断条件从参数改成寄存器值但使用灵活性大幅提升。配合APB或者AXI-Lite总线接口可以做成一个可以被CPU配置的UART外设。7.2 收发FIFO与中断控制给TX和RX各加一个FIFO深度根据应用场景选择常用64或256字节。接收FIFO在中转数据时可以显著降低丢数据的概率。同时增加中断信号比如接收FIFO非空中断发送FIFO空中断接收超时中断这样的模块就具备了完整的嵌入式外设形态可以直接挂到微控制器总线上使用。7.3 多波特率自动检测有些场景下主机不知道从机的波特率配置这时候可以用自动波特率检测。原理是主机先发送一个特定字节比如0x55其二进制为01010101具有均匀的边沿从机测量第一个下降沿到第二个下降沿之间的时间差就能反推出波特率。这个功能实现起来比听起来简单核心就是一个高分辨率计时器但能极大提升设备的易用性。这些扩展方向无论是对找工作还是做实际项目都很有价值。建议先把基础模块吃透再按这些方向逐步完善。最后分享一点个人体会UART这个模块写一次可能只需要几小时但要真正写好、写稳定、覆盖各种边界情况需要反复迭代验证。我建议初学者不要急着扩展功能先把固定波特率、8N1格式下的收发链路完全跑通再做随机数据长时间测试最后再考虑FIFO、校验位、自动波特率这些进阶特性。每一步都做扎实了后面遇到任何串口相关的问题都会觉得有底气。
1. UART项目整体设计与模块划分思路我做过不少UART相关的项目从简单的调试口到完整的通信协议栈都有涉猎。这个标题看起来基础但UART这个东西属于典型的看着简单落地全是坑的模块——波特率怎么分频、接收端怎么采样、帧格式怎么配置、多模块之间怎么衔接每个问题拆开来都值得单独聊一聊。这篇就基于我最近整理的一套UART口Verilog实现把RTL设计、仿真环境搭建和激励生成完整过一遍给正在做FPGA入门或者准备数字IC笔试面试的朋友一份可以直接参考的工程实践笔记。1.1 核心需求解析这不仅仅是一个串口收发先把需求拆清楚。一个标准的UART模块本质上是做串行数据和并行数据之间的格式转换外加物理层时序管理。具体拆开看它需要解决这几个问题数据格式转换CPU/FPGA内部是8位或16位并行数据总线串口线上是按位传输的串行比特流收发双方都要做并串和串并转换。异步时钟同步UART没有独立的时钟线接收端必须自己从数据线上恢复出位边界和字节边界。这一点和SPI、I2C完全不同也是UART设计中最核心的技术难点。帧格式管理起始位、数据位、可选的校验位、停止位这一串协议字段的组装和解析必须严格按照配置执行。速率匹配收发双方约定好波特率发送端按该速率逐位移出接收端按同样的速率采样。速率不一致会导致误码而实际工程中晶振总有误差所以分频设计必须考虑误差容忍度。还有一个容易被忽略的隐含需求顶层模块要对外提供干净的接口。比如我常用的接口风格是两组信号——一组是并行收发接口tx_data、tx_valid、rx_data、rx_valid另一组是物理层接口uart_txd、uart_rxd。中间再加一个寄存器配置接口用来设置波特率和帧格式。这样上层逻辑根本不用关心串行时序细节集成起来非常方便。从应用场景来说这个模块能做的事情太多了串口调试、上位机通信、模块间低速数据交换、老设备协议对接甚至是Bootloader的下载通道。凡是FPGA和外界交换数据的场合UART基本是第一个被用上的接口。1.2 方案选型单模块集成还是分模块架构有了需求接下来要定架构。我在网上看到很多人喜欢把整个UART写成一个超大的always块发送接收混在一起200行代码搞定。这种方式能跑但扩展性和可维护性很差。比如你想加一个校验位就得动状态机里的状态跳转逻辑容易牵连出隐蔽bug。我的做法是拆成三个独立的子模块外加一个顶层组装波特率生成器baud_gen核心功能是分频产生位周期时钟和过采样时钟。UART发送器uart_tx负责并转串、帧字段拼装、按位输出。UART接收器uart_rx负责串转并、起始位检测、数据采样、帧错误检测。顶层模块uart_top做子模块例化、时钟复位管理、接口信号汇总。这个设计思路有几个实际好处。第一每个模块可以独立仿真验证出问题定位范围小。第二如果后面要支持不同帧格式只需要在TX/RX内部改状态机不动顶层。第三代码风格干净review容易代码综合后面积也可控。波特率生成器也可以做成参数化的用一个BPS_PARAM参数控制分频系数这样换晶振或者换波特率的时候只改一个参数不用改逻辑代码。我后面详细说这个参数怎么算。1.3 为什么建议用状态机实现收发核心逻辑UART的收发时序本质上是一个逐位推进的过程用状态机表达是最自然的方式。发送端沿着IDLE → START → DATA → (PARITY) → STOP依次跳转接收端则多一个起始位确认的过程。用状态机的好处是时序逻辑结构清晰每一拍做什么一目了然。状态跳转可以和计数器配合位计数、采样计数各司其职。综合工具能有效优化不容易出现组合逻辑环路。有些资料用纯计数器移位寄存器的方式实现只适合固定帧格式的简化场景。一旦涉及波特率动态切换、校验位可配、停止位位数可配这些需求状态机的优势就非常明显了。我个人建议状态机采用一段式或者两段式都行但代码里要让状态转移逻辑和输出逻辑分开这样仿真的可观测性更好。2. 波特率生成与分频参数计算详解波特率生成器是整个UART模块的地基。它的任务是产生一个精确的时钟信号或使能信号让发送端按期望速率逐位移出数据让接收端按该速率对数据线采样。2.1 分频参数的计算方法和精度分析分频系数的计算公式很简单div_cnt clk_freq / baud_rate以我常用的50MHz系统时钟、115200波特率为例div_cnt 50_000_000 / 115_200 434.0278取整数434作为分频系数实际生成的波特率为actual_baud 50_000_000 / 434 115207.37误差只有0.006%完全在串口通信允许的误差范围之内一般要求收发双方波特率偏差不超过2%实际工程建议控制在1%以内。这个误差很小因为整数分频的结果离目标值很近。但如果是9600波特率div_cnt 50_000_000 / 9600 5208.33取5208后实际波特率9598.6误差约0.015%同样没问题。这里有个容易踩坑的地方分频计数器的计数范围。如果你用的是div_cnt这个系数注意计数器要能数到5208以上也就是说计数器位宽不能低于13位。很多人第一次写的时候随手定义了一个8位计数器仿真的时候波形看起来好像没什么问题实际上波特率完全错了只是短帧测不出来而已。我在工程里会写一个宏定义或者localparamlocalparam BPS_PARAM 5208; // 9600bps under 50MHz实际使用时把时钟频率和波特率参数化通过条件编译或者参数传入可以适配不同板卡。2.2 过采样技术为什么接收端需要16倍采样采样是接收端最核心的环节。如果每个数据位只采一次样本位边沿的毛刺、噪声、时钟偏差都可能导致采样错误。工程上普遍采用过采样技术这属于异步通信的经典降噪手段核心原理是用波特率N倍的时钟去采样数据线对每一位数据做多次采样再通过多数表决或定点采样来抗干扰。我的接收模块用的是16倍过采样方式。以115200波特率、50MHz系统时钟为例过采样时钟频率需要sample_clk_freq baud_rate * 16 115200 * 16 1.8432MHz sample_div 50_000_000 / 1_843_200 27.1267这里取整27后实际过采样时钟为1.851MHz每个位周期有约16.06个采样点足够用了。16倍过采样的核心价值在于起始位的检测和数据位的采样点选择。接收端首先通过检测RXD线上的下降沿来发现可能的起始位然后在下降沿后的第8个过采样时钟周期处采样这个位置正好位于起始位的中心点。确认是低电平后再每隔16个过采样周期采样一次每次采样位置都在数据位的中心附近。这样做的好处是即使数据边沿有前后抖动采样点仍然落在数据位的稳定区间对噪声的容忍度大大增加。如果做过采样时钟存在少量偏差比如0.4%在16倍过采样下每个位周期的采样点偏移不超过0.06个位周期完全不影响正确性。2.3 计数器实现与使能信号设计波特率生成器的输出不能直接用作时钟更规范的做法是产生一个使能信号baud_en或者sample_en在系统时钟下打一拍用它来控制移位寄存器和状态机。always (posedge clk or negedge rst_n) begin if (!rst_n) cnt 0; else if (cnt BPS_PARAM - 1) cnt 0; else cnt cnt 1; end assign baud_en (cnt BPS_PARAM - 1);为什么不直接用分频时钟因为分频时钟和系统时钟之间是跨时钟域关系直接用会引入时序约束的麻烦而且可能导致亚稳态。用使能信号则整个设计都跑在同一个系统时钟下时序约束清晰综合实现都方便。过采样使能信号同理只是分频系数不同。发送和接收可以共用同一个时钟域但使用不同的使能信号注意区分就好。实测下来这个方案非常稳不管是仿真还是上板都很少出问题。3. UART发送模块RTL实现要点发送模块的逻辑相对简单但细节决定成败。我把它单独拎出来说因为我在项目里见过很多发送器实现有的代码在仿真里完全正常下载到板子上却发不出正确数据基本都是细节问题。3.1 发送状态机设计与状态跳转发送状态机我定义为四个状态IDLE、START、DATA、STOP。如果需要校验位中间加一个PARITY状态。每个状态的动作如下IDLE发送线保持高电平。检测到发送请求tx_valid拉高且系统空闲拉低uart_txd进入START状态。START输出起始位低电平持续一个波特率周期然后进入DATA状态。DATA按从低位到高位的顺序逐位输出数据。用一个3位位计数器记录当前发送到第几位发完配置的数据位宽度通常是8位后跳转到下一个状态。STOP输出停止位高电平持续一个波特率周期。如果还有数据发送请求且TX FIFO非空可以直接进入下一帧的START状态否则回到IDLE。实际工程中这里要处理一个连续发送的场景。如果上层持续有数据进来停止位结束后不应该回IDLE否则会产生一两个周期的空闲间隔虽然不影响协议正确性但会降低吞吐率。我在设计时加了一个状态判断STOP状态结束时如果tx_valid有效则直接进入START状态发送下一帧否则回到IDLE。这样能实现背靠背发送。3.2 移位寄存器与位计数的配合发送数据的拼接方式有两种常见写法。一种是先拼好发送寄存器再逐位移位输出if (tx_valid state IDLE) begin tx_shift_reg {1b1, 1b0, tx_data, 1b1}; tx_bits_remaining 11; // 1 start 8 data 1 stop 1 extra stop idle mark end但这种方式需要小心初值我更喜欢直接在状态机里控制输出电平START状态uart_txd 1b0DATA状态uart_txd tx_data[bit_idx]STOP状态uart_txd 1b1。然后每过一个波特率周期bit_idx加1到7后清零并切换状态。这种写法直观不容易出线性的边界错误。需要注意的一个小坑在DATA状态下什么时候送新数据、什么时候移位时序要理清楚。我的经验是状态进入DATA时先发送第0位然后每个baud_en脉冲到达时bit_idx加1。这样第一个数据位会保持一个完整的波特率周期后续每个数据位也都是一个周期不会出现某一位持续两个周期、某一位只持续半个周期的情况。3.3 发送请求握手与FIFO接口顶层发送模块需要对上层提供一个简单的握手协议。我常用的是两个信号tx_valid请求和tx_ready应答。当tx_valid和tx_ready同时拉高时数据被锁存并开始发送。这个握手有讲究。如果只有tx_valid没有tx_ready上层可能在TX还在发送上一帧数据时又送来新数据造成数据覆盖。加一个tx_ready信号上层在tx_ready为低时就应该保持数据不放等到tx_ready拉高再送下一拍数据。如果上层数据源不是随时准备好可以在中间再加一个FIFO缓冲做到数据源速率和串口发送速率解耦。我在之前的项目里就给这个UART发送端配过一个深度为64的异步FIFO上层逻辑可以一口气把64字节写入FIFO发送器按波特率慢慢发。这个设计在需要传输大量数据块的场景下非常实用避免了上位机在发数据时频繁等待。4. UART接收模块RTL实现的关键技术接收模块是整个UART设计中最容易出bug的部分。难点集中在起始位检测、采样点位置选择、噪声干扰下的位翻转这几个方面。我建议大家在写接收模块之前先把过采样时序在草稿纸上画一遍把所有采样点标出来再动手写代码。4.1 起始位检测与亚稳态处理接收端首先要用系统时钟对RXD信号做同步处理。RXD来自外部引脚与FPGA内部时钟没有任何相位关系直接采样存在亚稳态风险。常规做法是打两拍always (posedge clk or negedge rst_n) begin if (!rst_n) begin rxd_sync0 1b1; rxd_sync1 1b1; end else begin rxd_sync0 rxd; rxd_sync1 rxd_sync0; end end为什么要打两拍而不是一拍第一拍采样到的数据可能正处于亚稳态经过一个周期后信号会稳定到合法电平第二拍采到的才是可靠数据。虽然亚稳态概率很小但在工业通信场景下长期运行的偶发误码往往就来自这种地方。起始位检测就是捕捉rxd_sync1上的下降沿当上一拍是高电平而当前拍是低电平说明检测到了一个潜在的起始位。此时启动采样计数器并等待8个过采样周期后在起始位中心点确认。如果确认是低电平则开始接收数据如果发现是个毛刺中心点已经是高电平则丢弃本次检测回到IDLE状态。这个确认机制非常关键是抗干扰的第一道防线。没有这个确认的接收器在噪声环境下的误码率会明显偏高。4.2 数据采样中心点采样与多数表决起始位确认后数据位的采样策略是每隔16个过采样周期采一次也就是每个数据位的中心点采样。我在代码里用一个8位计数器shift_reg来逐位缓存起始位确认后的第0个采样点不采样跳过整个起始位周期接下来每16个周期采1位连续采8次得到8位数据。这里有个非常关键的细节起始位下降沿到第一个数据位采样点的间隔应该是24个过采样周期8 16因为起始位本身有一个位周期的宽度。如果这个间隔算错第一个数据位就会采偏。初学者最容易在这里栽跟头。我见过的另一种做法是连续采样5次然后取多数表决3个相同电平为准这种方法在强噪声环境下更可靠。代价是逻辑复杂度稍高而且需要确保5次采样点都落在同一个数据位内否则反而会引入额外错误。我一般在实验室环境用中心点采样就够工业现场或者长距离传输再加多数表决。接收数据的组装逻辑always (posedge clk or negedge rst_n) begin if (!rst_n) rx_shift_reg 8b0; else if (sample_en state DATA) begin if (bit_cnt 7) rx_shift_reg[bit_cnt] rxd_sync1; else bit_cnt 0; bit_cnt bit_cnt 1; end end注意采样的是rxd_sync1而不是rxd原始信号这一点不能偷懒。4.3 错误检测与状态恢复策略一个可靠的UART接收模块需要支持两类错误检测帧错误停止位应该为高却采样到低电平和溢出错误上一帧数据还没被上层取走新一帧数据已经接收完成。帧错误检测实现简单在STOP状态采样时判断电平即可。溢出错误则在rx_valid拉高而rx_ready没有及时拉高时产生。状态恢复策略上我建议收到帧错误后不要立刻回到IDLE而是继续等到停止位结束再回IDLE。这样能避免把一个坏帧后续的数据位误判为新的起始位。如果直接回IDLE有可能在数据位中间看到一个下降沿就误判为起始位产生一连串的假帧这种连锁误判在调试时非常让人头疼。5. Testbench设计与仿真激励开发实战很多人写UART代码的时候很顺手一到testbench就开始瞎写。其实testbench的质量直接决定了验证的效率。我这些年沉淀下来一套写法分享给大家。5.1 时钟与复位激励基础但必须规范时钟和复位的写法看似简单但有几个规范要遵守。时钟生成我一般这样写parameter CLK_PERIOD 20; // 50MHz reg clk; initial clk 0; always #(CLK_PERIOD/2) clk ~clk;复位信号我习惯做成异步复位这样能模拟真实的上电行为reg rst_n; initial begin rst_n 0; #100; rst_n 1; #10; end这里有个细节复位释放后最好等几个时钟周期再开始发送激励让内部状态机彻底回到IDLE状态。有些时序问题就是复位释放后立刻给激励导致状态机还没初始化好就收到数据。5.2 串口发送激励的task封装仿真时需要用testbench模拟一个外部串口设备向UART接收模块发送数据。我封装了一个tasktask uart_send_byte; input [7:0] data; integer i; begin txd_line 1b1; #(bit_time); txd_line 1b0; // start bit #(bit_time); for (i 0; i 8; i i 1) begin txd_line data[i]; #(bit_time); end txd_line 1b1; // stop bit #(bit_time); end endtask其中bit_time已经提前计算好parameter BAUD_RATE 115200; parameter bit_time 1_000_000_000 / BAUD_RATE; // 单位是ns这个task用起来非常方便测试不同数据的时候只需要在initial块里调用initial begin // 等待复位完成 #200; uart_send_byte(8hA5); uart_send_byte(8h5A); #(bit_time * 10); // 检查组帧结果 if (rx_data_o 8hA5) $display(byte1: PASS); else $display(byte1: FAIL, got %02h, rx_data_o); end5.3 回环测试最简单的端到端验证方法回环测试是UART验证里性价比最高的手段。把发送模块的txd输出直接连接到接收模块的rxd输入然后在testbench里通过总线写入发送数据再读取接收寄存器的数据来比对。uart_top u_uart_top ( .clk(clk), .rst_n(rst_n), .tx_data(tx_data_reg), .tx_valid(tx_valid_reg), .tx_ready(tx_ready_wire), .rx_data(rx_data_wire), .rx_valid(rx_valid_wire), .uart_txd(uart_txd_wire), .uart_rxd(uart_rxd_wire) ); assign uart_rxd_wire uart_txd_wire; // loopback回环测试的价值在于它同时验证了发送链路和接收链路。如果发送端分频有问题、接收端采样点偏移回环测试数据比对时立刻就能暴露。相比单向测试定位问题的效率高得多。5.4 多个数据帧的自动比对验证做单帧测试只能验证基本功能要证明模块可靠必须做大数量的随机测试。Verilog仿真里可以用$random生成随机数据自动比对integer i; reg [7:0] test_data; initial begin for (i 0; i 256; i i 1) begin test_data $random % 256; (posedge tx_ready_wire); tx_data_reg test_data; tx_valid_reg 1; (posedge tx_valid_wire or posedge tx_ready_wire); // 等待接收侧输出有效 wait (rx_valid_wire 1); if (rx_data_wire ! test_data) $display(Mismatch at iter%0d: sent%02h, recv%02h, i, test_data, rx_data_wire); end end这里加了一个等待tx_ready时机的处理保证上一个字节发送完成后再发送下一个。循环发256个不同数据每个数据比对一次如果全通过基本可以确认功能正确。想更严格一点可以把数据源存储到文件里用$readmemh读入再用$fdisplay把接收结果写到另一个文件做离线比对。5.5 仿真波形检查的观察点设置跑完仿真先别急着看结果在波形窗口里加几个关键的观察信号uart_txd/uart_rxd物理层信号看帧格式是否正确。tx_state/rx_state状态机状态确认跳转顺序符合预期。baud_cnt/sample_cnt分频计数器确认波特率时序正确。rx_shift_reg接收移位寄存器逐位确认采样到的数据。我把这些信号在testbench里显式引出方便波形观察。加信号到波形虽然不是什么技术活但观察到的信息密度差别很大。特别是第一次跑仿真的时候建议把每个子模块的内部信号都调出来看一遍确认工作状态符合预期后后续调试才能省时间。6. 常见仿真问题与调试经验实录6.1 仿真结果和预期不符先查分频参数我见过太多仿真波形完全乱了的案例最后发现是分频参数错误。比如50MHz时钟配115200波特率分频系数应该是434但如果sb写了44实际波特率就变成1.136Mbps接收端8倍过采样的采样点全部偏移数据根本对不上。排查思路先看发送端uart_txd波形测量一个数据位的实际宽度。如果用仿真工具显示一个数据位占434个时钟周期每个20ns共8.68us波特率就是正确的。这个检查比看状态机更直接有效。6.2 接收端采不到数据或者数据错位这类问题的高发原因是计数器的启动时序不对。我在4.2节里说过的起始位下降沿到第一个数据位采样点的间隔应该是24个过采样周期实际调代码时很多人会算成8个或者16个。检查方法很简单在rx_state为DATA状态时观察sample_cnt的变化确认第一个数据位的采样时刻是不是在数据位的中心点。6.3 仿真时出现X态或者不定态X态的常见来源是寄存器没有初始化。虽然复位信号能把状态机和关键寄存器复位但有些内部临时信号如果漏了复位赋值仿真时就会显示为X。在实际电路里FPGA上电后寄存器有确定的初始值所以X态不一定导致功能错误但仿真时X态会传播导致后续比较逻辑报错。我的习惯是写代码时每个always块里的所有赋值信号都要有复位分支不给仿真留出模糊地带。虽然代码会多几行但换来的是仿真结果的确定性非常值得。6.4 长时间仿真的数据漂移问题在传输大量数据比如10万字节以上时如果仿真时钟频率和波特率之间存在微小的偏差长期运行后采样点会逐渐偏移最终导致误码。这类问题在短帧测试中完全看不出来只有在长时间回归测试中才会暴露。解决办法有两个层面。第一个层面是设计层面采用16倍过采样加上中心点采样理论上能容忍几个百分点的偏差。第二个层面是验证层面做长时间仿真时要注意观察仿真时间是否足够覆盖波特率偏差累积的最坏情况。比如用50MHz时钟发送9600波特率分频系数5208.33每个位周期实际偏差约0.015%累积10000个字节后偏差仍然在2%以内不会导致误码但如果是超长帧或者连续发送模式误差会累积更明显就需要手动修正分频参数。6.5 上板调试比仿真多一个陷阱仿真通过不等于上板就能跑这里有个常见陷阱外部引脚没有加约束或者约束里的电平标准不对。UART的板级信号一般是3.3V或者1.8V电平约束文件里IO_STANDARD必须选对否则引脚电平不正确实测时根本收不到数据。另外如果板子上有电平转换芯片比如USB转串口芯片发送和接收都是经过芯片翻转的要注意极性。我遇到过一次误把有源电平转换当成无源直连的情况导致发送的数据和接收的数据全部取反排查了大半天才发现是板级硬件问题。7. 扩展思路从基础UART到通用串口控制器基础UART调通之后往工程化方向发展还有很多可以扩展的地方。这里聊聊我自己做过的一些扩展给大家提供参考方向。7.1 可配置帧格式与寄存器接口把帧格式参数数据位宽度5~8位、校验模式无校验/奇校验/偶校验、停止位位数1/1.5/2位从localparam改成寄存器配置就变成了一个通用的串口控制器。这一步在代码层面改动量不大主要是把状态机里的判断条件从参数改成寄存器值但使用灵活性大幅提升。配合APB或者AXI-Lite总线接口可以做成一个可以被CPU配置的UART外设。7.2 收发FIFO与中断控制给TX和RX各加一个FIFO深度根据应用场景选择常用64或256字节。接收FIFO在中转数据时可以显著降低丢数据的概率。同时增加中断信号比如接收FIFO非空中断发送FIFO空中断接收超时中断这样的模块就具备了完整的嵌入式外设形态可以直接挂到微控制器总线上使用。7.3 多波特率自动检测有些场景下主机不知道从机的波特率配置这时候可以用自动波特率检测。原理是主机先发送一个特定字节比如0x55其二进制为01010101具有均匀的边沿从机测量第一个下降沿到第二个下降沿之间的时间差就能反推出波特率。这个功能实现起来比听起来简单核心就是一个高分辨率计时器但能极大提升设备的易用性。这些扩展方向无论是对找工作还是做实际项目都很有价值。建议先把基础模块吃透再按这些方向逐步完善。最后分享一点个人体会UART这个模块写一次可能只需要几小时但要真正写好、写稳定、覆盖各种边界情况需要反复迭代验证。我建议初学者不要急着扩展功能先把固定波特率、8N1格式下的收发链路完全跑通再做随机数据长时间测试最后再考虑FIFO、校验位、自动波特率这些进阶特性。每一步都做扎实了后面遇到任何串口相关的问题都会觉得有底气。
平方复杂度无法被常规优化消除｜TaoToken 统一 Key 通道实测)
