1. 从冯诺依曼瓶颈说起为什么AI芯片必须换赛道聊AI芯片之前得先把一个老问题摆上台面冯诺依曼架构。这个1945年提出来的计算模型统治了计算世界将近八十年它的核心思路很朴素——把存储和计算分开CPU或GPU通过总线去内存里取数据、算完再放回去。放在当年这个设计没问题毕竟那时候的计算任务大多是标量运算数据量小存取开销可以忽略。但AI来了之后情况彻底变了。深度学习模型本质上是海量的矩阵乘加运算一个千亿参数的大模型每推理一次就要搬运几百GB甚至上TB的数据。问题在于数据在存储单元和计算单元之间来回搬这个搬运过程消耗的时间和能量远远超过了计算本身。业内管这个叫“存储墙”或者“内存墙”——算力再强数据喂不进去也是白搭。我拿一个具体数字来说明这个问题的严重性。在传统的冯诺依曼架构下执行一次64位浮点乘加运算计算单元本身消耗的能量大约在皮焦耳级别但从DRAM里把操作数搬过来能耗是计算本身的几十倍甚至上百倍。也就是说芯片绝大部分的功耗都花在了“搬数据”上而不是“算数据”上。这在移动端和边缘设备上尤其致命因为电池就那么点大散热条件也有限。清华这份《AI芯片技术白皮书》之所以值得关注就是因为它系统性地梳理了这个问题并且给出了几条明确的技术路线。白皮书的核心判断是AI芯片不能继续在冯诺依曼框架里修修补补必须从计算范式层面做根本性变革。这个判断和产业界的体感是一致的——英伟达的GPU虽然一直在堆算力但功耗也在同步飙升从V100的300W到H100的700W再到B200的1000W以上这条路迟早走到物理极限。那出路在哪里白皮书提到了几个方向存算一体、近存计算、类脑计算、光计算、量子计算等。这些方向各有各的适用场景但共同点都是试图打破“存储与计算分离”这个根本约束。下面我逐个拆解结合我自己的理解和实际接触到的项目经验把每条路线的技术逻辑、当前进展和落地难点讲清楚。1.1 存算一体让存储器自己会算存算一体是这几年最热的方向之一它的核心思想很直接既然数据搬运费时费力那干脆让存储器本身具备计算能力数据在哪儿存就在哪儿算省去搬运环节。这个思路在学术上叫“Processing-in-Memory”或者“Computing-in-Memory”简称PIM或CIM。具体实现上目前主流的技术路径是基于新型非易失存储器比如RRAM阻变存储器、PCM相变存储器、MRAM磁性存储器等。这些器件的电阻值可以通过外加电压来改变而且断电后还能保持天然适合做存储。更妙的是利用欧姆定律和基尔霍夫电流定律可以在交叉阵列结构里直接完成矩阵向量乘法——这正是神经网络最核心的运算。我举个具体的例子来说明这个过程的巧妙之处。假设你有一个3x3的权重矩阵要和一个3维输入向量做乘法。在传统架构里你需要把9个权重和3个输入都从内存读到计算单元算完再写回去。但在存算一体的交叉阵列里权重直接以电导值的形式存在每个交叉点上输入以电压形式加在行线上根据欧姆定律每个交叉点的电流就是电压乘以电导再根据基尔霍夫电流定律列线上的总电流就是所有行电流的加和。这样一来一次矩阵向量乘法就在一个时钟周期内完成了而且不需要任何数据搬运。这个方案的理论能效比传统架构高出两到三个数量级听起来很美好。但实际做起来有几个硬骨头要啃。首先是器件的一致性问题RRAM的电导值在写入时存在随机波动导致计算精度受限目前大多只能做到4到8比特的精度对于需要高精度的大模型训练来说还不够。其次是外围电路的开销ADC/DAC模数转换器/数模转换器的功耗和面积占比很高有时候甚至超过了计算阵列本身。再就是工艺成熟度RRAM的良率和可靠性还在爬坡阶段。注意存算一体目前更适合推理场景尤其是对精度要求不那么苛刻的边缘推理任务。训练场景因为需要反向传播和梯度更新对精度和可编程性要求太高短期内还很难用存算一体方案替代。1.2 近存计算妥协但务实的中间路线如果说存算一体是“革命派”那近存计算就是“改良派”。它的思路是把计算单元放到离存储更近的地方比如把计算逻辑集成在DRAM芯片的旁边或者直接做在DRAM的底层逻辑die上。这样虽然还是要搬数据但搬运距离大大缩短功耗和延迟都能显著降低。近存计算最典型的代表就是HBM高带宽内存加上逻辑die的方案。HBM本身通过3D堆叠和硅通孔技术已经把带宽做到了TB/s级别但如果能把一部分计算逻辑直接集成到HBM的base die上就能进一步减少数据在PCB板上的来回传输。三星的HBM-PIM、SK海力士的AiM等产品都是这个思路。这个路线的优势在于工程可行性高不需要颠覆现有的DRAM工艺也不需要全新的器件结构。它更像是一个系统级的优化方案通过先进封装技术把计算和存储拉近。但它的天花板也比较明显——本质上还是在冯诺依曼框架内做优化只是把“墙”变薄了没有从根本上拆掉。1.3 类脑计算向生物神经网络偷师类脑计算走的是另一条路。它不追求精确的数值计算而是模仿生物神经元的脉冲发放机制用事件驱动的方式来做计算。在传统的神经网络里每个神经元在每个时钟周期都要参与运算不管它的输入是否重要。但在脉冲神经网络里神经元只有在膜电位超过阈值时才发放脉冲其他时间处于静默状态功耗极低。这个特性让类脑计算在稀疏事件处理上非常有优势比如动态视觉传感器DVS的输出就是稀疏的脉冲事件流用类脑芯片处理这类数据能效比传统方案高出一大截。清华的“天机”系列芯片就是这条路线上的代表性工作已经在一些边缘视觉场景里做了验证。但类脑计算的短板也很突出。首先是编程模型不成熟现有的深度学习框架都是基于稠密张量运算的要迁移到脉冲神经网络需要重新设计网络结构和训练算法。其次是精度问题脉冲的时空编码方式对信息的有损压缩比较严重在复杂任务上还很难达到传统神经网络的精度水平。1.4 光计算与量子计算更远的未来光计算利用光子代替电子来做运算优势在于带宽极高、能耗极低而且光信号之间不会相互干扰天然适合做并行计算。但光计算的难点在于非线性运算的实现光子的非线性效应很弱要做非线性激活函数比较困难。目前光计算更多是在特定场景下做加速比如矩阵乘法加速器还很难做成通用的计算平台。量子计算则是另一个维度的东西。它利用量子比特的叠加和纠缠特性在某些特定问题上能实现指数级加速。但量子计算目前还处于非常早期的阶段量子比特的相干性和纠错问题远未解决距离商业化落地还有很长的路要走。白皮书里对这两个方向都有提及但更多是作为长期展望不是近期能落地的方案。2. CMOS工艺的物理极限到底卡在哪里聊完计算范式再来看CMOS。CMOS是过去几十年芯片产业的基石摩尔定律之所以能持续这么久全靠CMOS工艺的不断微缩。但现在CMOS也撞墙了。白皮书里专门有一章讲CMOS的瓶颈我结合自己的理解展开说说。CMOS微缩的核心逻辑是晶体管越小开关速度越快功耗越低集成度越高。但这个逻辑在进入纳米尺度后开始失效。最主要的问题是短沟道效应——当沟道长度缩短到一定程度栅极对沟道的控制能力减弱晶体管关不断漏电流急剧增加。这就导致静态功耗飙升芯片还没干活就先发热。为了解决这个问题产业界引入了FinFET结构把栅极从三面包裹住鳍状沟道增强了控制能力。后来三星又搞了GAA全环绕栅极结构把栅极四面都包起来进一步改善控制。但这些改进都是在“续命”没有改变根本趋势。到了3nm、2nm节点晶体管的物理尺寸已经逼近硅原子的直径量子隧穿效应变得不可忽略电子会直接穿过势垒导致漏电和性能波动。另一个大问题是光刻精度。EUV光刻机虽然能把线宽做到十几纳米但再往下走光源波长和数值孔径的限制就越来越明显。High-NA EUV是一个方向但设备成本极高一台机器动辄几亿美元而且工艺复杂度也大幅增加。这就导致先进制程的研发和制造成本指数级上升能玩得起的玩家越来越少。还有一个容易被忽略的问题是互连延迟。晶体管缩小了但金属互连线的截面积也在缩小电阻增大RC延迟反而变差。在先进制程里互连延迟已经超过了晶体管本身的延迟成为限制芯片性能的主要因素之一。这就是为什么产业界开始转向3D堆叠和先进封装试图从系统层面绕过这个问题。2.1 从“更多晶体管”到“更好用晶体管”面对CMOS的瓶颈产业界的策略正在发生转变。以前是拼命往单位面积里塞更多晶体管现在更关注怎么让晶体管“更好用”。这就涉及到几个方向一是新材料比如用二维材料如二硫化钼做沟道用高迁移率材料做接触试图在更小的尺寸下保持性能二是新结构比如CFET互补场效应晶体管把NMOS和PMOS垂直堆叠进一步缩小面积三是新集成方式比如Chiplet芯粒把不同工艺节点的芯片像搭积木一样拼在一起各取所长。Chiplet这个思路我觉得特别值得关注因为它改变了芯片设计的底层逻辑。以前是追求单芯片集成所有功能现在是把大芯片拆成多个小芯粒用先进封装连起来。这样每个芯粒可以用最适合它的工艺节点比如计算芯粒用3nmI/O芯粒用7nm模拟芯粒用28nm整体成本和良率都更优。AMD的EPYC处理器就是靠Chiplet方案在成本和性能上打出了优势。2.2 CMOS瓶颈对AI芯片设计的实际影响CMOS的瓶颈对AI芯片设计的影响是实实在在的。首先你不能指望靠制程升级来免费获得能效提升每一代制程的能效增益在放缓从以前的每代提升50%以上到现在可能只有20%到30%。这意味着芯片架构创新的重要性在上升你得从架构层面去挖能效。其次散热问题越来越棘手。AI芯片的功耗密度在持续攀升风冷已经压不住了液冷甚至浸没式冷却开始成为标配。这对数据中心的基础设施提出了新要求也增加了部署成本。再者先进制程的成本让很多中小玩家望而却步。一颗3nm芯片的流片费用可能高达数千万美元这不是一般公司能承受的。所以很多AI芯片创业公司选择用成熟制程加上架构创新来打差异化比如用28nm或14nm做存算一体芯片靠能效优势而不是绝对算力来竞争。3. 白皮书里没明说但很重要的几个判断白皮书的内容很丰富但有些判断是隐含在字里行间的需要结合产业背景去理解。我挑几个我觉得比较关键的来说。第一个判断是AI芯片的竞争焦点正在从“训练”转向“推理”。过去几年大家关注的都是谁家的芯片训练大模型更快英伟达的A100、H100就是靠训练场景统治了市场。但训练芯片的市场规模其实远小于推理。一旦大模型进入应用落地阶段推理需求会爆发式增长而推理对芯片的要求和训练很不一样——推理更看重能效比、延迟和成本对绝对算力的要求没那么高。这就给了很多新架构芯片机会因为它们在能效上可能有数量级的优势。第二个判断是软件生态的重要性在上升。英伟达的护城河不只是硬件更是CUDA生态。你换一个芯片不只是换硬件还要把整个软件栈重新适配。这对新入局者来说是巨大的门槛。所以白皮书里也强调了要构建开放的软件生态降低开发者的迁移成本。但说实话生态这件事不是发几篇白皮书就能解决的需要长期的投入和产业协同。第三个判断是AI芯片的形态会越来越多样化。不会有一个“万能芯片”通吃所有场景。云端训练、云端推理、边缘推理、端侧推理每个场景对算力、功耗、延迟、成本的要求都不一样对应的芯片架构也会分化。存算一体可能适合边缘推理GPGPU适合云端训练类脑芯片适合事件驱动的视觉处理光计算适合特定的大规模矩阵运算。这种多样化对产业来说是好事意味着不会赢家通吃中小玩家也有生存空间。3.1 从热词看公众对AI芯片的认知偏差我注意到搜索热词里有一些挺有意思的词比如“cmos 23*15mm cmos是1比多少”“cmos画面白圈”“cmos门电路”。这些词说明很多人在搜索CMOS时其实是在找图像传感器相关的信息而不是计算芯片。CMOS图像传感器和CMOS逻辑工艺虽然都叫CMOS但其实是两个不同的技术分支。图像传感器关注的是光电转换效率、噪声、动态范围逻辑工艺关注的是开关速度、功耗、集成度。这个认知偏差挺典型的说明“CMOS”这个词在大众语境里已经被图像传感器“抢占”了。还有“人工智能白皮书”“阿里云ai agent 白皮书”这些词说明大家对白皮书这类文档的关注度在上升尤其是大厂发布的白皮书往往被视为行业风向标。但白皮书毕竟是白皮书它更多是梳理现状和趋势不是技术方案文档。真正要做芯片还得看具体的论文、专利和工程实践。4. 如果我要跟进这个方向可以从哪里入手假设你是一个对AI芯片感兴趣的学生、工程师或者创业者想在这个方向上做点事情我的建议是从以下几个角度切入。第一先把基础打牢。计算机体系结构、数字集成电路设计、半导体物理这三门课是绕不过去的。特别是体系结构你得理解流水线、缓存、总线、并行这些基本概念才能看懂AI芯片的架构创新到底新在哪里。我见过不少人一上来就追存算一体、类脑计算这些热点但连基本的SRAM和DRAM的区别都说不清楚这样很难走远。第二选一个具体的场景深挖。AI芯片太大了你不可能什么都做。选一个你熟悉的场景比如智能摄像头、自动驾驶、语音助手去分析这个场景对芯片的具体需求——算力要多大、功耗预算是多少、延迟要求是多少、成本能接受多少。然后去看现有的方案哪里不够好新架构能带来什么改善。这种场景驱动的思路比单纯追技术热点要靠谱得多。第三动手做点东西。如果条件允许可以用FPGA搭一个简单的神经网络加速器哪怕只是做一个小型的卷积网络推理也能让你对硬件加速有切身体会。你会发现很多在纸面上看起来很美的东西实际做起来全是坑——时序收敛、资源占用、带宽瓶颈、精度损失这些问题只有动手做过才知道。第四保持对产业动态的敏感。AI芯片这个领域变化太快了今天的热点明天可能就凉了。多关注顶会论文ISCA、MICRO、HPCA、ISSCC多看看大厂的路线图和技术博客多和行业内的人交流。但也要有自己的判断不要被炒作带偏。4.1 几个容易踩的坑我在这个领域摸爬滚打这些年见过不少坑挑几个典型的说说。第一个坑是“唯算力论”。很多人选芯片只看TOPS每秒万亿次操作这个数字觉得越大越好。但实际上算力只是理论峰值实际能跑出多少取决于内存带宽、软件优化、任务特性等多个因素。一个1000 TOPS的芯片如果内存带宽跟不上实际利用率可能只有10%还不如一个200 TOPS但带宽匹配的芯片。第二个坑是“忽视软件栈”。硬件做得再好没有好用的软件栈也是白搭。你得有编译器、有算子库、有调试工具、有模型转换工具开发者才愿意用。很多AI芯片创业公司死掉不是因为硬件不行而是因为软件太难用客户迁移成本太高。第三个坑是“低估散热和供电”。AI芯片的功耗密度很高散热设计不好芯片会降频甚至烧掉。供电也是大电流下的电压跌落和噪声问题很棘手。这些在实验室里可能不明显一到实际部署就全暴露出来了。第四个坑是“盲目追新”。存算一体、类脑计算这些方向确实有前景但成熟度还很低产业链也不完善。如果你是一个小团队贸然押注这些方向风险很大。更稳妥的做法是用成熟工艺加上架构创新先做出能用的产品再逐步迭代。5. 从白皮书到落地我看到的几个现实路径白皮书描绘了愿景但从愿景到落地还有很长的路。我结合自己观察到的情况说说几条比较现实的路径。路径一是“场景专用”。不做通用AI芯片而是针对某个特定场景做深度优化。比如专门做安防摄像头的AI芯片把人脸检测、人形跟踪这些常用算法固化到硬件里能效比通用芯片高很多。这种芯片的开发周期短、风险低、客户明确适合中小团队。路径二是“存算一体边缘推理”。存算一体在边缘推理场景下最有优势因为边缘设备对功耗极其敏感而且推理任务相对固定对精度要求没那么苛刻。目前已经有一些创业公司在做这方面的产品比如用RRAM做低功耗关键词识别、手势识别等。这个方向的技术风险主要在器件一致性和外围电路功耗需要仔细权衡。路径三是“Chiplet集成”。如果你有多个不同工艺节点的芯粒可以用先进封装把它们集成在一起各取所长。比如计算芯粒用先进制程模拟和I/O芯粒用成熟制程这样整体成本和性能都能优化。这个路径的难点在封装工艺和芯粒间的互连协议需要产业链协同。路径四是“软件定义硬件”。用可重构架构比如FPGA或粗粒度可重构阵列来做AI加速通过软件配置来适应不同的算法。这种方案的灵活性最好但能效比专用芯片差一些。适合算法还在快速演进的场景。5.1 一个具体的评估框架如果你要评估一个AI芯片方案是否靠谱我建议从以下几个维度来看维度关键问题权重建议算力峰值算力多少实际利用率能到多少20%能效每瓦能提供多少算力散热方案是什么25%内存带宽多大容量多少是否支持近存计算20%软件编译器成熟度算子库覆盖度迁移成本20%成本芯片成本系统成本部署成本15%这个框架不是绝对的不同场景下权重应该调整。比如边缘场景能效权重应该更高云端训练场景算力和内存带宽权重更高。但核心思路是不要只看单一指标要综合评估。6. 写在最后一些个人体会我在这个领域待了这些年最大的体会是AI芯片不是一个纯技术问题它是一个系统工程问题。你得同时考虑器件、电路、架构、算法、软件、应用任何一个环节掉链子整体就出不来。白皮书里提到的那些新计算范式每一个都有很长的路要走不是发一篇论文或者做一个原型就能解决的。另一个体会是不要低估工程化的难度。实验室里跑通一个demo和做出一个能量产、能稳定运行、能被客户接受的产品中间隔着巨大的鸿沟。我见过太多团队在demo阶段很惊艳一到量产就各种问题。所以如果你要做AI芯片一定要把工程化能力放在很重要的位置。最后保持耐心。芯片这个行业周期长、投入大、风险高没有捷径可走。但一旦做成了壁垒也很高。如果你真的对这个方向有热情就沉下心来从基础做起一步一个脚印。这个领域需要的是能坐冷板凳的人不是追风口的人。
1. 从冯诺依曼瓶颈说起为什么AI芯片必须换赛道聊AI芯片之前得先把一个老问题摆上台面冯诺依曼架构。这个1945年提出来的计算模型统治了计算世界将近八十年它的核心思路很朴素——把存储和计算分开CPU或GPU通过总线去内存里取数据、算完再放回去。放在当年这个设计没问题毕竟那时候的计算任务大多是标量运算数据量小存取开销可以忽略。但AI来了之后情况彻底变了。深度学习模型本质上是海量的矩阵乘加运算一个千亿参数的大模型每推理一次就要搬运几百GB甚至上TB的数据。问题在于数据在存储单元和计算单元之间来回搬这个搬运过程消耗的时间和能量远远超过了计算本身。业内管这个叫“存储墙”或者“内存墙”——算力再强数据喂不进去也是白搭。我拿一个具体数字来说明这个问题的严重性。在传统的冯诺依曼架构下执行一次64位浮点乘加运算计算单元本身消耗的能量大约在皮焦耳级别但从DRAM里把操作数搬过来能耗是计算本身的几十倍甚至上百倍。也就是说芯片绝大部分的功耗都花在了“搬数据”上而不是“算数据”上。这在移动端和边缘设备上尤其致命因为电池就那么点大散热条件也有限。清华这份《AI芯片技术白皮书》之所以值得关注就是因为它系统性地梳理了这个问题并且给出了几条明确的技术路线。白皮书的核心判断是AI芯片不能继续在冯诺依曼框架里修修补补必须从计算范式层面做根本性变革。这个判断和产业界的体感是一致的——英伟达的GPU虽然一直在堆算力但功耗也在同步飙升从V100的300W到H100的700W再到B200的1000W以上这条路迟早走到物理极限。那出路在哪里白皮书提到了几个方向存算一体、近存计算、类脑计算、光计算、量子计算等。这些方向各有各的适用场景但共同点都是试图打破“存储与计算分离”这个根本约束。下面我逐个拆解结合我自己的理解和实际接触到的项目经验把每条路线的技术逻辑、当前进展和落地难点讲清楚。1.1 存算一体让存储器自己会算存算一体是这几年最热的方向之一它的核心思想很直接既然数据搬运费时费力那干脆让存储器本身具备计算能力数据在哪儿存就在哪儿算省去搬运环节。这个思路在学术上叫“Processing-in-Memory”或者“Computing-in-Memory”简称PIM或CIM。具体实现上目前主流的技术路径是基于新型非易失存储器比如RRAM阻变存储器、PCM相变存储器、MRAM磁性存储器等。这些器件的电阻值可以通过外加电压来改变而且断电后还能保持天然适合做存储。更妙的是利用欧姆定律和基尔霍夫电流定律可以在交叉阵列结构里直接完成矩阵向量乘法——这正是神经网络最核心的运算。我举个具体的例子来说明这个过程的巧妙之处。假设你有一个3x3的权重矩阵要和一个3维输入向量做乘法。在传统架构里你需要把9个权重和3个输入都从内存读到计算单元算完再写回去。但在存算一体的交叉阵列里权重直接以电导值的形式存在每个交叉点上输入以电压形式加在行线上根据欧姆定律每个交叉点的电流就是电压乘以电导再根据基尔霍夫电流定律列线上的总电流就是所有行电流的加和。这样一来一次矩阵向量乘法就在一个时钟周期内完成了而且不需要任何数据搬运。这个方案的理论能效比传统架构高出两到三个数量级听起来很美好。但实际做起来有几个硬骨头要啃。首先是器件的一致性问题RRAM的电导值在写入时存在随机波动导致计算精度受限目前大多只能做到4到8比特的精度对于需要高精度的大模型训练来说还不够。其次是外围电路的开销ADC/DAC模数转换器/数模转换器的功耗和面积占比很高有时候甚至超过了计算阵列本身。再就是工艺成熟度RRAM的良率和可靠性还在爬坡阶段。注意存算一体目前更适合推理场景尤其是对精度要求不那么苛刻的边缘推理任务。训练场景因为需要反向传播和梯度更新对精度和可编程性要求太高短期内还很难用存算一体方案替代。1.2 近存计算妥协但务实的中间路线如果说存算一体是“革命派”那近存计算就是“改良派”。它的思路是把计算单元放到离存储更近的地方比如把计算逻辑集成在DRAM芯片的旁边或者直接做在DRAM的底层逻辑die上。这样虽然还是要搬数据但搬运距离大大缩短功耗和延迟都能显著降低。近存计算最典型的代表就是HBM高带宽内存加上逻辑die的方案。HBM本身通过3D堆叠和硅通孔技术已经把带宽做到了TB/s级别但如果能把一部分计算逻辑直接集成到HBM的base die上就能进一步减少数据在PCB板上的来回传输。三星的HBM-PIM、SK海力士的AiM等产品都是这个思路。这个路线的优势在于工程可行性高不需要颠覆现有的DRAM工艺也不需要全新的器件结构。它更像是一个系统级的优化方案通过先进封装技术把计算和存储拉近。但它的天花板也比较明显——本质上还是在冯诺依曼框架内做优化只是把“墙”变薄了没有从根本上拆掉。1.3 类脑计算向生物神经网络偷师类脑计算走的是另一条路。它不追求精确的数值计算而是模仿生物神经元的脉冲发放机制用事件驱动的方式来做计算。在传统的神经网络里每个神经元在每个时钟周期都要参与运算不管它的输入是否重要。但在脉冲神经网络里神经元只有在膜电位超过阈值时才发放脉冲其他时间处于静默状态功耗极低。这个特性让类脑计算在稀疏事件处理上非常有优势比如动态视觉传感器DVS的输出就是稀疏的脉冲事件流用类脑芯片处理这类数据能效比传统方案高出一大截。清华的“天机”系列芯片就是这条路线上的代表性工作已经在一些边缘视觉场景里做了验证。但类脑计算的短板也很突出。首先是编程模型不成熟现有的深度学习框架都是基于稠密张量运算的要迁移到脉冲神经网络需要重新设计网络结构和训练算法。其次是精度问题脉冲的时空编码方式对信息的有损压缩比较严重在复杂任务上还很难达到传统神经网络的精度水平。1.4 光计算与量子计算更远的未来光计算利用光子代替电子来做运算优势在于带宽极高、能耗极低而且光信号之间不会相互干扰天然适合做并行计算。但光计算的难点在于非线性运算的实现光子的非线性效应很弱要做非线性激活函数比较困难。目前光计算更多是在特定场景下做加速比如矩阵乘法加速器还很难做成通用的计算平台。量子计算则是另一个维度的东西。它利用量子比特的叠加和纠缠特性在某些特定问题上能实现指数级加速。但量子计算目前还处于非常早期的阶段量子比特的相干性和纠错问题远未解决距离商业化落地还有很长的路要走。白皮书里对这两个方向都有提及但更多是作为长期展望不是近期能落地的方案。2. CMOS工艺的物理极限到底卡在哪里聊完计算范式再来看CMOS。CMOS是过去几十年芯片产业的基石摩尔定律之所以能持续这么久全靠CMOS工艺的不断微缩。但现在CMOS也撞墙了。白皮书里专门有一章讲CMOS的瓶颈我结合自己的理解展开说说。CMOS微缩的核心逻辑是晶体管越小开关速度越快功耗越低集成度越高。但这个逻辑在进入纳米尺度后开始失效。最主要的问题是短沟道效应——当沟道长度缩短到一定程度栅极对沟道的控制能力减弱晶体管关不断漏电流急剧增加。这就导致静态功耗飙升芯片还没干活就先发热。为了解决这个问题产业界引入了FinFET结构把栅极从三面包裹住鳍状沟道增强了控制能力。后来三星又搞了GAA全环绕栅极结构把栅极四面都包起来进一步改善控制。但这些改进都是在“续命”没有改变根本趋势。到了3nm、2nm节点晶体管的物理尺寸已经逼近硅原子的直径量子隧穿效应变得不可忽略电子会直接穿过势垒导致漏电和性能波动。另一个大问题是光刻精度。EUV光刻机虽然能把线宽做到十几纳米但再往下走光源波长和数值孔径的限制就越来越明显。High-NA EUV是一个方向但设备成本极高一台机器动辄几亿美元而且工艺复杂度也大幅增加。这就导致先进制程的研发和制造成本指数级上升能玩得起的玩家越来越少。还有一个容易被忽略的问题是互连延迟。晶体管缩小了但金属互连线的截面积也在缩小电阻增大RC延迟反而变差。在先进制程里互连延迟已经超过了晶体管本身的延迟成为限制芯片性能的主要因素之一。这就是为什么产业界开始转向3D堆叠和先进封装试图从系统层面绕过这个问题。2.1 从“更多晶体管”到“更好用晶体管”面对CMOS的瓶颈产业界的策略正在发生转变。以前是拼命往单位面积里塞更多晶体管现在更关注怎么让晶体管“更好用”。这就涉及到几个方向一是新材料比如用二维材料如二硫化钼做沟道用高迁移率材料做接触试图在更小的尺寸下保持性能二是新结构比如CFET互补场效应晶体管把NMOS和PMOS垂直堆叠进一步缩小面积三是新集成方式比如Chiplet芯粒把不同工艺节点的芯片像搭积木一样拼在一起各取所长。Chiplet这个思路我觉得特别值得关注因为它改变了芯片设计的底层逻辑。以前是追求单芯片集成所有功能现在是把大芯片拆成多个小芯粒用先进封装连起来。这样每个芯粒可以用最适合它的工艺节点比如计算芯粒用3nmI/O芯粒用7nm模拟芯粒用28nm整体成本和良率都更优。AMD的EPYC处理器就是靠Chiplet方案在成本和性能上打出了优势。2.2 CMOS瓶颈对AI芯片设计的实际影响CMOS的瓶颈对AI芯片设计的影响是实实在在的。首先你不能指望靠制程升级来免费获得能效提升每一代制程的能效增益在放缓从以前的每代提升50%以上到现在可能只有20%到30%。这意味着芯片架构创新的重要性在上升你得从架构层面去挖能效。其次散热问题越来越棘手。AI芯片的功耗密度在持续攀升风冷已经压不住了液冷甚至浸没式冷却开始成为标配。这对数据中心的基础设施提出了新要求也增加了部署成本。再者先进制程的成本让很多中小玩家望而却步。一颗3nm芯片的流片费用可能高达数千万美元这不是一般公司能承受的。所以很多AI芯片创业公司选择用成熟制程加上架构创新来打差异化比如用28nm或14nm做存算一体芯片靠能效优势而不是绝对算力来竞争。3. 白皮书里没明说但很重要的几个判断白皮书的内容很丰富但有些判断是隐含在字里行间的需要结合产业背景去理解。我挑几个我觉得比较关键的来说。第一个判断是AI芯片的竞争焦点正在从“训练”转向“推理”。过去几年大家关注的都是谁家的芯片训练大模型更快英伟达的A100、H100就是靠训练场景统治了市场。但训练芯片的市场规模其实远小于推理。一旦大模型进入应用落地阶段推理需求会爆发式增长而推理对芯片的要求和训练很不一样——推理更看重能效比、延迟和成本对绝对算力的要求没那么高。这就给了很多新架构芯片机会因为它们在能效上可能有数量级的优势。第二个判断是软件生态的重要性在上升。英伟达的护城河不只是硬件更是CUDA生态。你换一个芯片不只是换硬件还要把整个软件栈重新适配。这对新入局者来说是巨大的门槛。所以白皮书里也强调了要构建开放的软件生态降低开发者的迁移成本。但说实话生态这件事不是发几篇白皮书就能解决的需要长期的投入和产业协同。第三个判断是AI芯片的形态会越来越多样化。不会有一个“万能芯片”通吃所有场景。云端训练、云端推理、边缘推理、端侧推理每个场景对算力、功耗、延迟、成本的要求都不一样对应的芯片架构也会分化。存算一体可能适合边缘推理GPGPU适合云端训练类脑芯片适合事件驱动的视觉处理光计算适合特定的大规模矩阵运算。这种多样化对产业来说是好事意味着不会赢家通吃中小玩家也有生存空间。3.1 从热词看公众对AI芯片的认知偏差我注意到搜索热词里有一些挺有意思的词比如“cmos 23*15mm cmos是1比多少”“cmos画面白圈”“cmos门电路”。这些词说明很多人在搜索CMOS时其实是在找图像传感器相关的信息而不是计算芯片。CMOS图像传感器和CMOS逻辑工艺虽然都叫CMOS但其实是两个不同的技术分支。图像传感器关注的是光电转换效率、噪声、动态范围逻辑工艺关注的是开关速度、功耗、集成度。这个认知偏差挺典型的说明“CMOS”这个词在大众语境里已经被图像传感器“抢占”了。还有“人工智能白皮书”“阿里云ai agent 白皮书”这些词说明大家对白皮书这类文档的关注度在上升尤其是大厂发布的白皮书往往被视为行业风向标。但白皮书毕竟是白皮书它更多是梳理现状和趋势不是技术方案文档。真正要做芯片还得看具体的论文、专利和工程实践。4. 如果我要跟进这个方向可以从哪里入手假设你是一个对AI芯片感兴趣的学生、工程师或者创业者想在这个方向上做点事情我的建议是从以下几个角度切入。第一先把基础打牢。计算机体系结构、数字集成电路设计、半导体物理这三门课是绕不过去的。特别是体系结构你得理解流水线、缓存、总线、并行这些基本概念才能看懂AI芯片的架构创新到底新在哪里。我见过不少人一上来就追存算一体、类脑计算这些热点但连基本的SRAM和DRAM的区别都说不清楚这样很难走远。第二选一个具体的场景深挖。AI芯片太大了你不可能什么都做。选一个你熟悉的场景比如智能摄像头、自动驾驶、语音助手去分析这个场景对芯片的具体需求——算力要多大、功耗预算是多少、延迟要求是多少、成本能接受多少。然后去看现有的方案哪里不够好新架构能带来什么改善。这种场景驱动的思路比单纯追技术热点要靠谱得多。第三动手做点东西。如果条件允许可以用FPGA搭一个简单的神经网络加速器哪怕只是做一个小型的卷积网络推理也能让你对硬件加速有切身体会。你会发现很多在纸面上看起来很美的东西实际做起来全是坑——时序收敛、资源占用、带宽瓶颈、精度损失这些问题只有动手做过才知道。第四保持对产业动态的敏感。AI芯片这个领域变化太快了今天的热点明天可能就凉了。多关注顶会论文ISCA、MICRO、HPCA、ISSCC多看看大厂的路线图和技术博客多和行业内的人交流。但也要有自己的判断不要被炒作带偏。4.1 几个容易踩的坑我在这个领域摸爬滚打这些年见过不少坑挑几个典型的说说。第一个坑是“唯算力论”。很多人选芯片只看TOPS每秒万亿次操作这个数字觉得越大越好。但实际上算力只是理论峰值实际能跑出多少取决于内存带宽、软件优化、任务特性等多个因素。一个1000 TOPS的芯片如果内存带宽跟不上实际利用率可能只有10%还不如一个200 TOPS但带宽匹配的芯片。第二个坑是“忽视软件栈”。硬件做得再好没有好用的软件栈也是白搭。你得有编译器、有算子库、有调试工具、有模型转换工具开发者才愿意用。很多AI芯片创业公司死掉不是因为硬件不行而是因为软件太难用客户迁移成本太高。第三个坑是“低估散热和供电”。AI芯片的功耗密度很高散热设计不好芯片会降频甚至烧掉。供电也是大电流下的电压跌落和噪声问题很棘手。这些在实验室里可能不明显一到实际部署就全暴露出来了。第四个坑是“盲目追新”。存算一体、类脑计算这些方向确实有前景但成熟度还很低产业链也不完善。如果你是一个小团队贸然押注这些方向风险很大。更稳妥的做法是用成熟工艺加上架构创新先做出能用的产品再逐步迭代。5. 从白皮书到落地我看到的几个现实路径白皮书描绘了愿景但从愿景到落地还有很长的路。我结合自己观察到的情况说说几条比较现实的路径。路径一是“场景专用”。不做通用AI芯片而是针对某个特定场景做深度优化。比如专门做安防摄像头的AI芯片把人脸检测、人形跟踪这些常用算法固化到硬件里能效比通用芯片高很多。这种芯片的开发周期短、风险低、客户明确适合中小团队。路径二是“存算一体边缘推理”。存算一体在边缘推理场景下最有优势因为边缘设备对功耗极其敏感而且推理任务相对固定对精度要求没那么苛刻。目前已经有一些创业公司在做这方面的产品比如用RRAM做低功耗关键词识别、手势识别等。这个方向的技术风险主要在器件一致性和外围电路功耗需要仔细权衡。路径三是“Chiplet集成”。如果你有多个不同工艺节点的芯粒可以用先进封装把它们集成在一起各取所长。比如计算芯粒用先进制程模拟和I/O芯粒用成熟制程这样整体成本和性能都能优化。这个路径的难点在封装工艺和芯粒间的互连协议需要产业链协同。路径四是“软件定义硬件”。用可重构架构比如FPGA或粗粒度可重构阵列来做AI加速通过软件配置来适应不同的算法。这种方案的灵活性最好但能效比专用芯片差一些。适合算法还在快速演进的场景。5.1 一个具体的评估框架如果你要评估一个AI芯片方案是否靠谱我建议从以下几个维度来看维度关键问题权重建议算力峰值算力多少实际利用率能到多少20%能效每瓦能提供多少算力散热方案是什么25%内存带宽多大容量多少是否支持近存计算20%软件编译器成熟度算子库覆盖度迁移成本20%成本芯片成本系统成本部署成本15%这个框架不是绝对的不同场景下权重应该调整。比如边缘场景能效权重应该更高云端训练场景算力和内存带宽权重更高。但核心思路是不要只看单一指标要综合评估。6. 写在最后一些个人体会我在这个领域待了这些年最大的体会是AI芯片不是一个纯技术问题它是一个系统工程问题。你得同时考虑器件、电路、架构、算法、软件、应用任何一个环节掉链子整体就出不来。白皮书里提到的那些新计算范式每一个都有很长的路要走不是发一篇论文或者做一个原型就能解决的。另一个体会是不要低估工程化的难度。实验室里跑通一个demo和做出一个能量产、能稳定运行、能被客户接受的产品中间隔着巨大的鸿沟。我见过太多团队在demo阶段很惊艳一到量产就各种问题。所以如果你要做AI芯片一定要把工程化能力放在很重要的位置。最后保持耐心。芯片这个行业周期长、投入大、风险高没有捷径可走。但一旦做成了壁垒也很高。如果你真的对这个方向有热情就沉下心来从基础做起一步一个脚印。这个领域需要的是能坐冷板凳的人不是追风口的人。
