简介这份资源面向电子信息、自动化等专业学生及FPGA初学者提供基于FPGA的8×8点阵汉字滚动显示完整设计方案可用于EDA课程实验、VHDL入门练习与小型电子公告板原型开发。压缩包共1个doc文件约273KB以实验报告形式系统整理设计全过程涵盖FPGA结构与特点概述、汉字字模存储与列扫描显示原理、VHDL控制逻辑编写、QuartusII仿真下载流程以及硬件选型与后置配置方案并给出以“北华电子”为预定义输出的设计任务与数学模型。读者可据此理解点阵扫描频率与视觉暂留的关系掌握从字模提取到逐列扫描显示的完整实现思路并参考报告结构完成自己的实验文档撰写。目前已有1672人学习适合作为课程设计或自学FPGA显示控制的入门参考。1. 从一块8×8点阵说起为什么这门课设值得认真做带过多届EDA课程设计我发现一个规律凡是选“基于FPGA的8×8点阵滚动汉字显示”的同学前期都觉得这题目简单——不就是点亮几个灯、让它动起来吗真正上手才发现从字模提取、扫描时序到引脚分配每一步都有坑。这个项目之所以经典是因为它把FPGA设计里最核心的几件事压缩在了一个极小的规模里时序控制、数据存储、硬件驱动、仿真验证一个都不少。它适合电子、通信、自动化方向的学生作为VHDL入门课设也适合需要快速交付一块字符显示驱动板的从业者做原型参考。下面这套方案从需求到验收完整走一遍你可以直接照着搭。2. 需求拆解与技术选型先想清楚要做什么再动手2.1 功能需求与非功能需求先把需求拆成可验证的条目不然后面写代码全是拍脑袋。功能层面核心要求是在8×8 LED点阵上由右至左滚动显示多个汉字预定义内容为“北华电子”四个字使用FPGA芯片实现硬件设计并提供后置配置方案建立描述滚动显示多汉字信息原理的数学模型。非功能层面扫描频率不能低于50Hz否则人眼会看到闪烁每个汉字的停留时间要可调方便演示时控制节奏整个设计要能在EDA实验箱上完成下载验证再迁移到自制电路板。这里有个容易被忽略的点8×8点阵显示一个完整汉字其实是不够的。标准汉字字模通常是16×168×8只能显示极简笔画或半个字。原方案的处理方式是把每个汉字拆成8列每列8位行数据用列扫描逐列点亮靠视觉暂留拼出完整字形。这意味着字模设计要极度精简笔画能省则省否则显示出来就是一团糊。我一般会建议学生在需求阶段就明确这是“示意性显示”不是“高质量字库渲染”验收标准要按前者定。2.2 方案一与方案二的取舍原方案里记录了两个设计路径。方案一采用模块化思想把列循环扫描和字符样式设计拆成独立实体理论上更清晰。但实际仿真没跑通检查源程序也没发现明显语法错误最后不得已转向方案二。方案二放弃模块化把所有汉字信息塞进一个进程里每次行扫描直接输出整列数据程序冗长但结构简单最终成功滚动显示“北华电子”。这个取舍过程本身很有参考价值。模块化设计在FPGA里不是天然更优——实体之间的信号握手、进程敏感表、时钟域对齐任何一处没处理好都会导致仿真波形对不上。对于课时有限的课程设计方案二这种“一个进程管到底”的写法虽然不优雅但调试路径短、出错点少。我的建议是如果时间充裕先按模块化搭框架仿真不通就果断降级到扁平结构别在架构上死磕。下面给出方案二的核心代码骨架你可以直接在这个基础上改字模。library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity led_dianzhen is port ( clk_1khz : in std_logic; -- 1kHz扫描时钟驱动列切换 clk_1hz : in std_logic; -- 1Hz字切换时钟控制滚动节奏 red : out std_logic_vector(2 downto 0); -- 列选信号经译码器选通8列 com : out std_logic_vector(7 downto 0) -- 行数据低电平点亮对应行 ); end led_dianzhen; architecture behave of led_dianzhen is signal cnt8 : std_logic_vector(2 downto 0); -- 列计数器0~7循环 signal cont : std_logic_vector(4 downto 0); -- 字索引计数器0~30对应滚动偏移 signal d0,d1,d2,d3,d4,d5,d6,d7 : std_logic_vector(7 downto 0); -- 当前字的8列数据 begin -- 列扫描计数每来一个1kHz时钟列号加1 process(clk_1khz) begin if clk_1khzevent and clk_1khz 1 then cnt8 cnt8 1; end if; end process; -- 字切换计数每来一个1Hz时钟滚动偏移加1 process(clk_1hz) begin if clk_1hzevent and clk_1hz 1 then if cont 11110 then cont 00000; else cont cont 1; end if; end if; end process; -- 根据列号输出对应行数据 process(cnt8) begin case cnt8 is when 000 com d0; when 001 com d1; when 010 com d2; when 011 com d3; when 100 com d4; when 101 com d5; when 110 com d6; when 111 com d7; when others com (others 1); end case; end process; red cnt8; -- 列选信号直接由计数器驱动 end behave;这段代码的关键参数有三个。clk_1khz决定列扫描速度1kHz对应每列1ms8列扫完一轮8ms刷新率125Hz远高于50Hz的最低要求视觉上不会闪。clk_1hz决定滚动节奏每秒切换一次偏移量四个字加间隔大约31个状态走完一轮约31秒。cont的位宽取5位是因为“北华电子”四个字按列偏移展开后需要约30个中间状态具体数值取决于你字模的排布方式改字模时这个上限要跟着调。2.3 字模数据的组织方式8×8点阵的字模提取是整个项目里最耗手工的环节。做法是把每个汉字画在8×8方格纸上有笔画处填1无笔画处填0然后按列读出8位二进制转成十六进制存进VHDL的case语句里。原方案里“北”字的第一列数据是00010100对应点阵上第2、4行有点亮你可以拿这个当基准去核对你的字模是否左右镜像或上下颠倒。这里有个血泪经验不同实验箱的点阵极性可能相反。原方案用的是行共阳、列共阴行给低电平点亮列选信号经译码器输出。如果你的板子是行共阴、列共阳所有数据要取反否则显示出来是负像。写代码前先用万用表量一下点阵引脚或者拿一个已知字模做单点测试确认极性再批量填数据能省掉后面大量返工。3. 总体架构设计三个模块与两条时钟链3.1 模块划分与信号流整个系统按功能切成三块时钟分频模块、扫描控制模块、字模存储与输出模块。时钟分频模块把板载高频时钟通常50MHz或更高分频出1kHz和1Hz两路分别喂给扫描计数和字切换计数。扫描控制模块维护列计数器cnt8每1ms切换一列同时把当前列号送到列选端口。字模存储与输出模块根据字索引cont和列号cnt8联合查表输出对应的8位行数据。信号流很直白高频时钟进分频器分出两路低频时钟1kHz驱动列计数列计数直接作为列选输出1Hz驱动字索引字索引和列计数一起决定行数据。没有跨时钟域的数据交换也没有复杂的握手协议这也是方案二能快速跑通的原因。如果你要做模块化版本把这三个功能拆成三个entity用顶层文件例化连接信号名保持一致即可。3.2 扫描频率与视觉暂留的数学关系扫描频率的底线是50Hz意思是整个8×8点阵在一秒内至少完整刷新50次。按列扫描算8列扫一轮算一次完整刷新所以列切换频率至少是50×8400Hz。原方案取1kHz留了2.5倍余量稳妥。如果你把点阵扩展到16×16列数翻倍列切换频率要提到800Hz以上否则刷新率掉到50Hz以下开始闪。字滚动速度是另一个参数。每个字停留时间由1Hz时钟和字索引上限共同决定。假设四个字加字间间隔共31个偏移状态1Hz切换一次走完一轮31秒平均每个字显示约7秒。演示时如果觉得太慢把1Hz改成2Hz或4Hz滚动会明显加快。但别改太快超过8Hz后人眼对单字轮廓的辨识会下降看起来像在抖。3.3 引脚分配与驱动能力FPGA的IO口直接驱动LED点阵通常电流不够尤其是行扫描时一行8个LED同时点亮总电流可能超过单个IO的驱动上限。原方案提到“一次驱动一列或一行时需外加驱动电路提高电流”这是必须落实的。常见做法是行线经三极管或达林顿阵列如ULN2803扩流列线经译码器如74HC138选通。限流电阻放在行侧或列侧都可以阻值按LED正向压降和额定电流算一般220Ω到1kΩ之间具体看你的点阵规格。引脚分配在Quartus II里通过Pin Planner完成把VHDL顶层实体的每个port映射到实际FPGA引脚。注意时钟输入要接到专用时钟引脚否则分频出来的时钟抖动会比较大。分配完编译一次看Fitter报告里的引脚冲突和IO标准是否匹配有警告就逐条清掉再下载。4. 核心模块实现从分频到滚动的完整代码链4.1 时钟分频器的写法与参数板载时钟通常是50MHz要分出1kHz和1Hz分频系数分别是50000和50000000。直接写两个计数器最直观-- 50MHz - 1kHz计数到24999翻转得到2kHz再二分频或直接计数到49999 process(clk_50m) variable cnt1k : integer range 0 to 49999 : 0; begin if clk_50mevent and clk_50m 1 then if cnt1k 49999 then cnt1k : 0; clk_1khz not clk_1khz; else cnt1k : cnt1k 1; end if; end if; end process;1Hz的分频同理把上限改成24999999。两个计数器独立跑互不干扰。注意变量初值和信号初值在FPGA上电时不一定可靠仿真时最好给复位信号或者依赖Quartus的寄存器上电初始化。如果实验箱没有复位按键就在代码里给信号声明处赋初值综合工具一般会把它映射成上电复位值。4.2 列扫描与字索引的协同列扫描和字索引是两条独立的时间线但输出行数据时需要它们同步。原方案的做法是在同一个进程里用cont选字、用cnt8选列case语句嵌套。这种写法在仿真时波形清晰但综合后逻辑级数可能偏多。更省资源的写法是把字模存成二维数组用cont和cnt8拼接成地址直接查表综合工具会自动推断成ROM。对于8×8点阵这种小规模两种写法资源占用差别不大选你能看懂的那种就行。滚动效果的实现关键在cont的递增逻辑。每来一个1Hz脉冲cont加1相当于整个字模窗口向右平移一列。当cont超过当前字的列数时切换到下一个字。原方案用31个状态覆盖四个字的滚动实际排布时你要算清楚每个字占几列、字间留几列空白把状态数和字模数据对齐否则会出现某个字被截断或重复。4.3 字模ROM的初始化把“北华电子”四个字的字模按列展开每个字8列每列8位总共32个字节。在VHDL里可以用case语句按cont的值分段赋值给d0到d7也可以用常量数组加地址索引。后者更紧凑type rom_type is array (0 to 31) of std_logic_vector(7 downto 0); constant hanzi_rom : rom_type : ( -- 北8列 00010100, 00010100, 01111110, 00000000, 01111110, 01010000, 01010000, 01100000, -- 华8列 00010000, 00010100, 00011110, 11110001, 00011111, 00011010, 00011100, 00010000, -- 电8列示例需按实际字模替换 00000000, 00111110, 00100010, 00111110, 00100010, 00111110, 00100000, 00100000, -- 子8列 00001001, 00001001, 01001001, 11111001, 00001101, 00001011, 00001001, 00000000 );查表时用hanzi_rom(conv_integer(cont) mod 32)取当前列数据mod操作在综合时会被优化成位截断资源开销很小。注意每个字的字模要左右镜像核对一遍因为列扫描方向是从左到右还是从右到左取决于你的列选译码器接线接反了字就是反的。4.4 仿真验证的检查点在Quartus II里跑功能仿真重点看三个地方。第一clk_1khz的周期是不是1msclk_1hz的周期是不是1s分频系数算错这里立刻暴露。第二cnt8是否在0到7之间循环有没有卡在某个值不动。第三com输出在cnt8变化时是否跟着切换到对应列数据如果com一直是同一个值说明case语句的敏感表或赋值目标写错了。仿真波形对不上时先缩小范围单独仿分频器再仿扫描计数最后联调别一上来就仿整个系统。5. 避坑与排查五个最容易翻车的点5.1 现象下载后点阵全亮或全灭原因通常是极性搞反了。行共阳列共阴的板子行给低电平点亮如果你的代码按高电平有效写所有行数据取反后就是全亮或全灭。解决方法是先写一个单点测试程序只点亮左上角一个LED确认行和列的有效电平再批量改字模数据。另外检查限流电阻是否焊错位置阻值过大也会导致亮度极低看起来像没亮。5.2 现象显示的字左右镜像或上下颠倒列扫描方向与字模提取方向不一致。如果你按从左到右读列但译码器把SEL000接到最右列显示就是镜像的。解决办法有两个要么在字模数据里把每列顺序反过来存要么在代码里把cnt8取反后再送列选。上下颠倒则是行数据的位序问题com(7)对应最上行还是最下行取决于点阵引脚定义拿单点测试确认后调整位拼接顺序。5.3 现象滚动时字与字之间出现拖影或重叠字索引切换时列数据没有及时更新或者字间空白列数不够。检查cont的上限值和字模数组的长度是否匹配如果cont超出当前字的列范围但case语句没有覆盖到输出会保持上一个值形成拖影。解决方法是给每个字之间插入至少1列全零数据作为间隔并确保cont的回绕点落在空白列上。5.4 现象仿真通过但下载后不工作最常见的原因是引脚分配漏了或分配错。Quartus编译报告里如果有“unassigned pin”警告说明有port没绑到物理引脚下载后该信号悬空。另一个原因是时钟引脚没接到专用时钟输入分频出来的时钟质量差计数器跑飞。逐条核对Pin Planner里的分配表编译后看Fitter报告的“Pin-out File”确认每个信号都有落点。5.5 现象亮度不均某些列明显偏暗行驱动电流不足或限流电阻不一致。8×8点阵一行8个LED同时点亮时总电流是单个的8倍FPGA的IO口直接驱动会拉低电压导致亮度下降。加三极管扩流后如果还有个别列偏暗检查该列的限流电阻是否虚焊或阻值偏差过大。另外扫描占空比是1/8峰值电流要按平均电流的8倍设计否则亮度上不去。6. 验收与答辩怎么证明这套设计真的跑通了验收不是把板子往桌上一放说“能亮就行”答辩老师通常会追问三个层面功能是否完整、设计是否可复现、你对关键参数是否理解。我的建议是按下面这张检查表逐项过一遍每项都能当场演示或给出波形截图。验收项检查方法合格标准静态显示固定字索引观察单字笔画清晰无缺列、无错位滚动功能连续运行观察四字循环由右至左平滑滚动字间有间隔扫描频率示波器测列选信号周期单列周期≤1ms整屏刷新≥50Hz字模正确性逐字对照设计稿四个字均可辨认无镜像颠倒时钟分频仿真波形或示波器测分频输出1kHz和1Hz误差在±5%以内引脚分配编译报告Pin-out File所有port均有物理引脚无冲突后置配置断电重启后重新加载配置数据掉电不丢失或可重新下载答辩时老师最爱问的两个问题一是“你的扫描频率怎么定的为什么不是别的值”你要能说出50Hz视觉暂留底线、8列扫描、1kHz留余量的推导过程二是“如果换成16×16点阵代码要改哪里”答案是列计数器位宽加1、字模数据量翻倍、列切换频率提到800Hz以上、驱动电路电流能力翻倍。能答上这两个基本就稳了。还有一个实操技巧答辩前把仿真波形截图和引脚分配表打印出来带着老师问到哪里直接指图比现场翻电脑快得多。板子提前半小时上电预热避免现场下载时USB Blaster接触不良。我当年第一次答辩就是下载线松了当场重新插拔折腾了五分钟从那以后每次验收前都强制走一遍“换线、重编译、冷启动下载”的流程再没翻过车。希望这套方案帮到你照着搭一遍课设交付和答辩都能从容不少。本文还有配套的精品资源点击获取
简介这份资源面向电子信息、自动化等专业学生及FPGA初学者提供基于FPGA的8×8点阵汉字滚动显示完整设计方案可用于EDA课程实验、VHDL入门练习与小型电子公告板原型开发。压缩包共1个doc文件约273KB以实验报告形式系统整理设计全过程涵盖FPGA结构与特点概述、汉字字模存储与列扫描显示原理、VHDL控制逻辑编写、QuartusII仿真下载流程以及硬件选型与后置配置方案并给出以“北华电子”为预定义输出的设计任务与数学模型。读者可据此理解点阵扫描频率与视觉暂留的关系掌握从字模提取到逐列扫描显示的完整实现思路并参考报告结构完成自己的实验文档撰写。目前已有1672人学习适合作为课程设计或自学FPGA显示控制的入门参考。1. 从一块8×8点阵说起为什么这门课设值得认真做带过多届EDA课程设计我发现一个规律凡是选“基于FPGA的8×8点阵滚动汉字显示”的同学前期都觉得这题目简单——不就是点亮几个灯、让它动起来吗真正上手才发现从字模提取、扫描时序到引脚分配每一步都有坑。这个项目之所以经典是因为它把FPGA设计里最核心的几件事压缩在了一个极小的规模里时序控制、数据存储、硬件驱动、仿真验证一个都不少。它适合电子、通信、自动化方向的学生作为VHDL入门课设也适合需要快速交付一块字符显示驱动板的从业者做原型参考。下面这套方案从需求到验收完整走一遍你可以直接照着搭。2. 需求拆解与技术选型先想清楚要做什么再动手2.1 功能需求与非功能需求先把需求拆成可验证的条目不然后面写代码全是拍脑袋。功能层面核心要求是在8×8 LED点阵上由右至左滚动显示多个汉字预定义内容为“北华电子”四个字使用FPGA芯片实现硬件设计并提供后置配置方案建立描述滚动显示多汉字信息原理的数学模型。非功能层面扫描频率不能低于50Hz否则人眼会看到闪烁每个汉字的停留时间要可调方便演示时控制节奏整个设计要能在EDA实验箱上完成下载验证再迁移到自制电路板。这里有个容易被忽略的点8×8点阵显示一个完整汉字其实是不够的。标准汉字字模通常是16×168×8只能显示极简笔画或半个字。原方案的处理方式是把每个汉字拆成8列每列8位行数据用列扫描逐列点亮靠视觉暂留拼出完整字形。这意味着字模设计要极度精简笔画能省则省否则显示出来就是一团糊。我一般会建议学生在需求阶段就明确这是“示意性显示”不是“高质量字库渲染”验收标准要按前者定。2.2 方案一与方案二的取舍原方案里记录了两个设计路径。方案一采用模块化思想把列循环扫描和字符样式设计拆成独立实体理论上更清晰。但实际仿真没跑通检查源程序也没发现明显语法错误最后不得已转向方案二。方案二放弃模块化把所有汉字信息塞进一个进程里每次行扫描直接输出整列数据程序冗长但结构简单最终成功滚动显示“北华电子”。这个取舍过程本身很有参考价值。模块化设计在FPGA里不是天然更优——实体之间的信号握手、进程敏感表、时钟域对齐任何一处没处理好都会导致仿真波形对不上。对于课时有限的课程设计方案二这种“一个进程管到底”的写法虽然不优雅但调试路径短、出错点少。我的建议是如果时间充裕先按模块化搭框架仿真不通就果断降级到扁平结构别在架构上死磕。下面给出方案二的核心代码骨架你可以直接在这个基础上改字模。library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity led_dianzhen is port ( clk_1khz : in std_logic; -- 1kHz扫描时钟驱动列切换 clk_1hz : in std_logic; -- 1Hz字切换时钟控制滚动节奏 red : out std_logic_vector(2 downto 0); -- 列选信号经译码器选通8列 com : out std_logic_vector(7 downto 0) -- 行数据低电平点亮对应行 ); end led_dianzhen; architecture behave of led_dianzhen is signal cnt8 : std_logic_vector(2 downto 0); -- 列计数器0~7循环 signal cont : std_logic_vector(4 downto 0); -- 字索引计数器0~30对应滚动偏移 signal d0,d1,d2,d3,d4,d5,d6,d7 : std_logic_vector(7 downto 0); -- 当前字的8列数据 begin -- 列扫描计数每来一个1kHz时钟列号加1 process(clk_1khz) begin if clk_1khzevent and clk_1khz 1 then cnt8 cnt8 1; end if; end process; -- 字切换计数每来一个1Hz时钟滚动偏移加1 process(clk_1hz) begin if clk_1hzevent and clk_1hz 1 then if cont 11110 then cont 00000; else cont cont 1; end if; end if; end process; -- 根据列号输出对应行数据 process(cnt8) begin case cnt8 is when 000 com d0; when 001 com d1; when 010 com d2; when 011 com d3; when 100 com d4; when 101 com d5; when 110 com d6; when 111 com d7; when others com (others 1); end case; end process; red cnt8; -- 列选信号直接由计数器驱动 end behave;这段代码的关键参数有三个。clk_1khz决定列扫描速度1kHz对应每列1ms8列扫完一轮8ms刷新率125Hz远高于50Hz的最低要求视觉上不会闪。clk_1hz决定滚动节奏每秒切换一次偏移量四个字加间隔大约31个状态走完一轮约31秒。cont的位宽取5位是因为“北华电子”四个字按列偏移展开后需要约30个中间状态具体数值取决于你字模的排布方式改字模时这个上限要跟着调。2.3 字模数据的组织方式8×8点阵的字模提取是整个项目里最耗手工的环节。做法是把每个汉字画在8×8方格纸上有笔画处填1无笔画处填0然后按列读出8位二进制转成十六进制存进VHDL的case语句里。原方案里“北”字的第一列数据是00010100对应点阵上第2、4行有点亮你可以拿这个当基准去核对你的字模是否左右镜像或上下颠倒。这里有个血泪经验不同实验箱的点阵极性可能相反。原方案用的是行共阳、列共阴行给低电平点亮列选信号经译码器输出。如果你的板子是行共阴、列共阳所有数据要取反否则显示出来是负像。写代码前先用万用表量一下点阵引脚或者拿一个已知字模做单点测试确认极性再批量填数据能省掉后面大量返工。3. 总体架构设计三个模块与两条时钟链3.1 模块划分与信号流整个系统按功能切成三块时钟分频模块、扫描控制模块、字模存储与输出模块。时钟分频模块把板载高频时钟通常50MHz或更高分频出1kHz和1Hz两路分别喂给扫描计数和字切换计数。扫描控制模块维护列计数器cnt8每1ms切换一列同时把当前列号送到列选端口。字模存储与输出模块根据字索引cont和列号cnt8联合查表输出对应的8位行数据。信号流很直白高频时钟进分频器分出两路低频时钟1kHz驱动列计数列计数直接作为列选输出1Hz驱动字索引字索引和列计数一起决定行数据。没有跨时钟域的数据交换也没有复杂的握手协议这也是方案二能快速跑通的原因。如果你要做模块化版本把这三个功能拆成三个entity用顶层文件例化连接信号名保持一致即可。3.2 扫描频率与视觉暂留的数学关系扫描频率的底线是50Hz意思是整个8×8点阵在一秒内至少完整刷新50次。按列扫描算8列扫一轮算一次完整刷新所以列切换频率至少是50×8400Hz。原方案取1kHz留了2.5倍余量稳妥。如果你把点阵扩展到16×16列数翻倍列切换频率要提到800Hz以上否则刷新率掉到50Hz以下开始闪。字滚动速度是另一个参数。每个字停留时间由1Hz时钟和字索引上限共同决定。假设四个字加字间间隔共31个偏移状态1Hz切换一次走完一轮31秒平均每个字显示约7秒。演示时如果觉得太慢把1Hz改成2Hz或4Hz滚动会明显加快。但别改太快超过8Hz后人眼对单字轮廓的辨识会下降看起来像在抖。3.3 引脚分配与驱动能力FPGA的IO口直接驱动LED点阵通常电流不够尤其是行扫描时一行8个LED同时点亮总电流可能超过单个IO的驱动上限。原方案提到“一次驱动一列或一行时需外加驱动电路提高电流”这是必须落实的。常见做法是行线经三极管或达林顿阵列如ULN2803扩流列线经译码器如74HC138选通。限流电阻放在行侧或列侧都可以阻值按LED正向压降和额定电流算一般220Ω到1kΩ之间具体看你的点阵规格。引脚分配在Quartus II里通过Pin Planner完成把VHDL顶层实体的每个port映射到实际FPGA引脚。注意时钟输入要接到专用时钟引脚否则分频出来的时钟抖动会比较大。分配完编译一次看Fitter报告里的引脚冲突和IO标准是否匹配有警告就逐条清掉再下载。4. 核心模块实现从分频到滚动的完整代码链4.1 时钟分频器的写法与参数板载时钟通常是50MHz要分出1kHz和1Hz分频系数分别是50000和50000000。直接写两个计数器最直观-- 50MHz - 1kHz计数到24999翻转得到2kHz再二分频或直接计数到49999 process(clk_50m) variable cnt1k : integer range 0 to 49999 : 0; begin if clk_50mevent and clk_50m 1 then if cnt1k 49999 then cnt1k : 0; clk_1khz not clk_1khz; else cnt1k : cnt1k 1; end if; end if; end process;1Hz的分频同理把上限改成24999999。两个计数器独立跑互不干扰。注意变量初值和信号初值在FPGA上电时不一定可靠仿真时最好给复位信号或者依赖Quartus的寄存器上电初始化。如果实验箱没有复位按键就在代码里给信号声明处赋初值综合工具一般会把它映射成上电复位值。4.2 列扫描与字索引的协同列扫描和字索引是两条独立的时间线但输出行数据时需要它们同步。原方案的做法是在同一个进程里用cont选字、用cnt8选列case语句嵌套。这种写法在仿真时波形清晰但综合后逻辑级数可能偏多。更省资源的写法是把字模存成二维数组用cont和cnt8拼接成地址直接查表综合工具会自动推断成ROM。对于8×8点阵这种小规模两种写法资源占用差别不大选你能看懂的那种就行。滚动效果的实现关键在cont的递增逻辑。每来一个1Hz脉冲cont加1相当于整个字模窗口向右平移一列。当cont超过当前字的列数时切换到下一个字。原方案用31个状态覆盖四个字的滚动实际排布时你要算清楚每个字占几列、字间留几列空白把状态数和字模数据对齐否则会出现某个字被截断或重复。4.3 字模ROM的初始化把“北华电子”四个字的字模按列展开每个字8列每列8位总共32个字节。在VHDL里可以用case语句按cont的值分段赋值给d0到d7也可以用常量数组加地址索引。后者更紧凑type rom_type is array (0 to 31) of std_logic_vector(7 downto 0); constant hanzi_rom : rom_type : ( -- 北8列 00010100, 00010100, 01111110, 00000000, 01111110, 01010000, 01010000, 01100000, -- 华8列 00010000, 00010100, 00011110, 11110001, 00011111, 00011010, 00011100, 00010000, -- 电8列示例需按实际字模替换 00000000, 00111110, 00100010, 00111110, 00100010, 00111110, 00100000, 00100000, -- 子8列 00001001, 00001001, 01001001, 11111001, 00001101, 00001011, 00001001, 00000000 );查表时用hanzi_rom(conv_integer(cont) mod 32)取当前列数据mod操作在综合时会被优化成位截断资源开销很小。注意每个字的字模要左右镜像核对一遍因为列扫描方向是从左到右还是从右到左取决于你的列选译码器接线接反了字就是反的。4.4 仿真验证的检查点在Quartus II里跑功能仿真重点看三个地方。第一clk_1khz的周期是不是1msclk_1hz的周期是不是1s分频系数算错这里立刻暴露。第二cnt8是否在0到7之间循环有没有卡在某个值不动。第三com输出在cnt8变化时是否跟着切换到对应列数据如果com一直是同一个值说明case语句的敏感表或赋值目标写错了。仿真波形对不上时先缩小范围单独仿分频器再仿扫描计数最后联调别一上来就仿整个系统。5. 避坑与排查五个最容易翻车的点5.1 现象下载后点阵全亮或全灭原因通常是极性搞反了。行共阳列共阴的板子行给低电平点亮如果你的代码按高电平有效写所有行数据取反后就是全亮或全灭。解决方法是先写一个单点测试程序只点亮左上角一个LED确认行和列的有效电平再批量改字模数据。另外检查限流电阻是否焊错位置阻值过大也会导致亮度极低看起来像没亮。5.2 现象显示的字左右镜像或上下颠倒列扫描方向与字模提取方向不一致。如果你按从左到右读列但译码器把SEL000接到最右列显示就是镜像的。解决办法有两个要么在字模数据里把每列顺序反过来存要么在代码里把cnt8取反后再送列选。上下颠倒则是行数据的位序问题com(7)对应最上行还是最下行取决于点阵引脚定义拿单点测试确认后调整位拼接顺序。5.3 现象滚动时字与字之间出现拖影或重叠字索引切换时列数据没有及时更新或者字间空白列数不够。检查cont的上限值和字模数组的长度是否匹配如果cont超出当前字的列范围但case语句没有覆盖到输出会保持上一个值形成拖影。解决方法是给每个字之间插入至少1列全零数据作为间隔并确保cont的回绕点落在空白列上。5.4 现象仿真通过但下载后不工作最常见的原因是引脚分配漏了或分配错。Quartus编译报告里如果有“unassigned pin”警告说明有port没绑到物理引脚下载后该信号悬空。另一个原因是时钟引脚没接到专用时钟输入分频出来的时钟质量差计数器跑飞。逐条核对Pin Planner里的分配表编译后看Fitter报告的“Pin-out File”确认每个信号都有落点。5.5 现象亮度不均某些列明显偏暗行驱动电流不足或限流电阻不一致。8×8点阵一行8个LED同时点亮时总电流是单个的8倍FPGA的IO口直接驱动会拉低电压导致亮度下降。加三极管扩流后如果还有个别列偏暗检查该列的限流电阻是否虚焊或阻值偏差过大。另外扫描占空比是1/8峰值电流要按平均电流的8倍设计否则亮度上不去。6. 验收与答辩怎么证明这套设计真的跑通了验收不是把板子往桌上一放说“能亮就行”答辩老师通常会追问三个层面功能是否完整、设计是否可复现、你对关键参数是否理解。我的建议是按下面这张检查表逐项过一遍每项都能当场演示或给出波形截图。验收项检查方法合格标准静态显示固定字索引观察单字笔画清晰无缺列、无错位滚动功能连续运行观察四字循环由右至左平滑滚动字间有间隔扫描频率示波器测列选信号周期单列周期≤1ms整屏刷新≥50Hz字模正确性逐字对照设计稿四个字均可辨认无镜像颠倒时钟分频仿真波形或示波器测分频输出1kHz和1Hz误差在±5%以内引脚分配编译报告Pin-out File所有port均有物理引脚无冲突后置配置断电重启后重新加载配置数据掉电不丢失或可重新下载答辩时老师最爱问的两个问题一是“你的扫描频率怎么定的为什么不是别的值”你要能说出50Hz视觉暂留底线、8列扫描、1kHz留余量的推导过程二是“如果换成16×16点阵代码要改哪里”答案是列计数器位宽加1、字模数据量翻倍、列切换频率提到800Hz以上、驱动电路电流能力翻倍。能答上这两个基本就稳了。还有一个实操技巧答辩前把仿真波形截图和引脚分配表打印出来带着老师问到哪里直接指图比现场翻电脑快得多。板子提前半小时上电预热避免现场下载时USB Blaster接触不良。我当年第一次答辩就是下载线松了当场重新插拔折腾了五分钟从那以后每次验收前都强制走一遍“换线、重编译、冷启动下载”的流程再没翻过车。希望这套方案帮到你照着搭一遍课设交付和答辩都能从容不少。本文还有配套的精品资源点击获取
