简介面向数字芯片设计与可测性设计DFT初学者及工程师的 MBIST 学习资料围绕 Mentor MBIST 工具链与内建自测试方法展开帮助读者理解存储器测试的完整流程与工程实现方式。压缩包内为 1 个 docx 文档约 319KB内容按章节组织从 MBIST 的引入必要性、memory 类型划分、BIST 结构中的测试模式生成与响应分析到出错类型、测试算法、BistArchitect 生成输入输出、相关工具使用与 ATPG 语法均有梳理附录还给出 ROM、SRAM 的 lib 形式、content file 格式以及生成 BIST 的脚本与 makefile 管理示例。目前已有 1448 人学习适合需要补充存储器测试概念、对照脚本实现与查漏补缺的读者作为入门与查阅笔记。1. 四成面积落在存储器上MBIST 复习的起点一颗芯片里逻辑部分如果占到六成面积剩下四成基本都落到了内嵌存储器头上。内嵌存储器省下了端口数量、压低了方案成本代价是面积变大、失效率变高落在这四成面积上的灰尘与工艺缺陷没人敢当它不存在。MBIST内置自测试就是围绕这块面积长出来的一套方法在 memory 周围加一段自带图形生成与结果比对的逻辑让它按实际工作速度自己把自己测一遍。以 MbistArchitect 这条工具链走下来复习顺序大致是先分清 memory 类型与插入时机再看四类失效怎么被 March 算法覆盖然后落到 .atpg 建模与脚本出图最后用易漏点清单收口。这份 MBIST mentor 方向的梳理骨架也照这个顺序搭。2. memory 分类与插入时机先分清对象再谈 BISTMBIST 不是给所有 memory 都开同一张药方。内嵌存储器种类不同、端口不同、时序不同能不能测、用什么算法测、测出来能不能定位全都不一样。先把对象分清楚再判断值不值得插 BIST最后才谈结构这个顺序反了后面建模和算法选型会一路拧着来。2.1 四个划分维度从深度位宽到端口数量存储器常见的划分有四条线按深度和位宽分、按同步异步分、按单端口多端口分、按器件类型分。前三条决定了测试图形的组织方式第四条决定了能不能用写入式算法。深度和位宽直接决定测试向量规模。位宽 32、深度 512 的 SRAM一次写读覆盖 512 个地址而深度翻十倍March 元素的执行次数就同步翻十倍这也是实速测试必须提高测试时钟压缩时间的原因。同步与异步的差别在时序建模上——异步 memory 的读延迟靠组合路径决定.atpg 里的 wait 拍数就要按器件手册给足拍数给少了仿真能过、硅片上读回的是垃圾数据。端口数量影响的是算法分配。单端口 memory 一份算法就能覆盖多端口 memory 得为每个端口分别指定测试结构否则另一个端口从头到尾没被激励过等于白测。器件类型这条线最容易被忽视下面的表格把它和前三条放在一起对照memory 类型可写性访问时序特征MBIST 可行性测试重点SRAM可读写同步为主读写周期固定高首选对象短路、转换、耦合类失效DRAM可读写需要刷新访问周期长低内嵌场景少保持时间与刷新ROM只读同步读周期单一高内容比对不能靠写入式算法EEPROM / EPROM可写但写入慢写周期长写入次数有限低写入寿命与慢速时序梳理下来会发现真正适合上固定 MBIST 结构的是 SRAM 和 ROM 这两类因为它们的时序固定、访问方式单一用一套固定的激励序列就能覆盖大部分失效。DRAM 和 EEPROM 的麻烦不在算法在时序本身不规则与其硬塞进 MBIST不如老老实实走外部测试。上面表格里的 SRAM 和 ROM就是后面所有算法和建模讨论的主战场。2.2 四条判据什么时候必须上 MBIST原始笔记给了四条判断线值得背下来对于中大型嵌入式 memory 的系统、对于 IP 类型的 memory、对于需要实现快速测试的 memory、对于片内有多个嵌入 memory 的芯片这几种情况都该考虑 MBIST。四条线背后其实是一个共同点——外部测试设备的探针伸不进去或者伸进去的代价太高。中大型嵌入式 memory 意味着深埋在逻辑内部端口被上层电路包住从芯片引脚根本看不到存储阵列IP 类型的 memory 是买来的黑匣子你知道它里面有一片阵列但不知道具体实现只能靠自测试从外部施加激励再回收结果片内多个嵌入 memory 的芯片则是数量问题十几个 memory 逐个拉出来做外部测试光是测试时间就足以让成本失控。“需要快速测试”这条最容易被理解偏。快速测试不是“随便跑跑就行”它指的是实速测试——你的 memory 目标应用是 100MHz那就要保证这块 memory 在 100MHz 下没有问题因为一旦在这个频率下出问题目标应用就一定有麻烦。所以实速测试的含义是按照实际应用的速度对 memory 施加激励而不是降低时钟慢慢测。降频能过、实速不过的案例在时序收敛阶段相当常见靠低速测试根本抓不出来。提示判断要不要插 MBIST 时先问一句“这块 memory 的端口我在芯片引脚上能不能直接控制”答案是否定的基本就该往 BIST 方向走了。2.3 四段式结构TPG、CUT、RA、DM 与 MUX 旁路MBIST 的电路结构可以拆成四段来看测试图形生成器TPG负责按算法产生读写激励被测电路CUT就是那块 memory响应分析器RA把读回的数据和预期值比对诊断模块DM在比对失败时记录是哪个地址、哪种失效。这四段在 RTL 里合起来就是围绕 memory 的一圈逻辑电路。这一圈逻辑不是硬接在数据通路上的它和系统控制部分通过 MUX 做选择正常工作时 MUX 选系统侧测试时选 BIST 侧。控制权切换靠有限状态机加一组测试控制端口完成——FSM 负责按算法推进地址和数据测试控制端口负责启动、停止、读诊断结果。原始笔记里强调的“在 memory 周围添加一个逻辑电路通过 MUX 与系统控制部分选择”讲的就是这件事。代价也要算清楚。BIST 逻辑本身占一点面积这是可以接受的真正麻烦的是数据路径上多出来的那级 MUX 延迟。地址、数据、控制线每一条都要过 MUX路径上多一级选择器时序预算就少一截。高频设计里这一级 MUX 常常要单独做时序约束甚至要考虑把 BIST 逻辑放到独立的时钟域里。这一点在结构选型阶段不写进方案等综合报出 setup violation 再回头改返工量会很大。3. 四类失效与 March 家族测试图形到底在测什么算法这一章的核心不是背名字是搞清楚每种失效需要什么样的激励序列才能被逼出来。失效模型定了算法只是把这些激励按地址序排好而已。March 系列之所以成为主流是因为它的每一步都能对应到一类失效上反过来也能解释为什么有些失效它天生测不到。3.1 短路、转换、耦合、邻居四种失效的触发条件短路错误不管是对 0 短路还是对 1 短路都归到这一类。单元被钉死在一个值上写什么都读不回原来的数据。对应的测试动作很直接逐个单元写 0再逐个读出判断逐个单元写 1再逐个读出判断。两个方向都要做只写 0 不写 1 等于只覆盖了一半。转换错误单元不能实现从 1 转到 0或者不能从 0 转到 1。这里有个关键细节——转换之后必须立即读出。原因是有时候转换实现得很久之后这个 cell 自己又转回来了如果不立即读读到的就是“已经恢复”的正确值失效被掩盖过去。转换错误本质上是和单元的转换时间绑定的激励和观测之间隔得越久越测不出来。耦合错误一个单元影响另一个单元。测试方法是写/读扫描所有单元保证任何一对单元之间的相互影响都能被某一轮扫描撞上。邻居错误是耦合的一个特例一个单元影响和它相邻的所有单元或者所有和它相邻的单元都会影响它。这类失效的测试最复杂需要 pattern 足够强原始笔记里也坦白写了如果觉得太复杂这一项可以忽略。忽略是可以的但要清楚代价邻居敏感型失效在成品率上的表现往往是批次性的前期省下的验证时间后面会用别的方式还回来。失效类型触发方式对应测试动作最容易漏在哪短路错误单元对 0 或对 1 短路逐单元写 0 读 0再逐单元写 1 读 1只做单向覆盖一半转换错误无法 1→0 或 0→1完成转换后立即读出转换与读出之间插了别的操作耦合错误一个单元影响另一个写/读扫描全部单元地址序单向遍历反向组合没覆盖邻居错误相邻单元互相影响需要足够强的 pattern嫌复杂直接跳过没有记录风险这四类里短路和转换是必测项耦合靠完整扫描兜底邻居是可选项。复习时把这张表默写一遍比背十个算法名字有用得多。3.2 MarchC 的十四步与“立即读出”的分量March 家族算法的骨架都是“按某个地址序对每个单元执行一串读和写”。以 1Mbit 的 RAM 跑 MarchC 为例原始笔记给的操作序列拆开看是这样# MarchC 操作序列地址序↑ 升序↓ 降序⇕ 双向 w0 # 初始化全部地址写 0 ↑ r0, w1 # 升序读 0紧接着写 1 ↑ r1 # 升序读 1确认写 1 真的写进去了 ↓ r1, w0, r0 # 降序读 1、写 0再立即读 0转换 1→0 后立刻观测 ↓ r0, w1, r1 # 降序读 0、写 1再立即读 1转换 0→1 后立刻观测 ↑ r1, w0, r0 # 升序读 1、写 0再立即读 0 r0 # 收尾全部地址读 0按操作计数这条序列一共 14 个动作初始化 1 个、升序段 21 个、三个“读-写-读”复合段各 3 个、收尾 1 个。每个动作都要对全部 1Mbit 地址执行一遍总操作量就是 14 乘以容量这就是为什么大容量 memory 的测试时间必须靠提高测试时钟来压——实速测试的意义正在这里时钟提上去既压了时间又顺带验证了高频下的时序。代码里的注释标出了两件事一是每个复合段里“写”和“读”是紧挨着的中间不插任何其他操作这就是前面说的“立即读出”二是地址序有升有降降序段专门用来覆盖反向的耦合组合。参数上唯一需要按设计改的是地址序方向和每个 March 元素执行的范围容量从 1Mbit 变成别的值序列长度不变执行次数跟着容量线性变。需要说明的是这段序列覆盖的是固定型失效、转换失效和一部分耦合失效邻居敏感型失效它兜不住。所以算法不是越新越好是“覆盖的失效模型对得上你的工艺风险”才好。3.3 算法选型对照从 MarchA 到棋盘法原始笔记列出的算法族可以按覆盖能力和代价排一张表算法覆盖侧重适用场景代价MarchA / MarchB覆盖部分链接错误中小容量 SRAM快速验证步数少覆盖一般MarchC / C- / C固定型、转换型、部分耦合主流 SRAM 首选步数约 10~14随容量线性增长March3March 的加强变体覆盖率要求高的 SRAM步数更多测试时间长Column March按列方向遍历位线方向的耦合失效需要额外的方向控制逻辑地址唯一法地址译码器的唯一性译码器固定故障不覆盖数据单元本身棋盘法相邻单元数据互补邻居敏感型失效pattern 覆盖有限靠组合取胜选型的实际逻辑是三层过滤先看 memory 类型ROM 不能写入所有写入式算法直接出局只能走内容比对再看容量容量越大越要优先控制步数MarchC 这种 14 步的算法在大容量上已经算激进最后看工艺风险如果这一版工艺的邻居敏感问题有历史包袱就得在 March 之外再叠棋盘法补充。棋盘法和地址唯一法经常被当成 March 的替代品其实它们是补位关系。棋盘法让相邻单元存互补数据专门逼邻居干扰地址唯一法验证每个地址只选中自己那一行抓的是译码器故障。March 遍历的是单元本身这两种方法遍历的是单元之间的关系和地址通路三者叠起来才是一套完整的覆盖。4. 用 MbistArchitect 建模与出图.atpg 语法到脚本化流程工具这一章要解决的问题是“怎么把前面想清楚的东西变成能跑的 RTL”。输入是一份描述 memory 协议的文本文件输出是几个 HDL 文件中间靠一套事件驱动的建模语法和一份批处理脚本串起来。手工点一遍图形界面谁都会能不能复现才是分水岭。4.1 bist_definition 的字段与端口时序描述.atpg 文件描述的是一个 memory 模型语法是基于事件的一句话代表一个动作。下面是一个同步单端口 SRAM 的建模骨架model spram_512x32 (Q, CLK, CEN, WEN, A, D, OEN) ( bist_definition ( address A (array 8:0;); # 9 位地址深度 512 data_in D (array 31:0;); # 32 位写数据 data_out Q (array 31:0;); # 32 位读数据 clock CLK high; # 上升沿采样 chip_enable CEN low; # 片选低有效 write_enable WEN low; # 写使能低有效 dont_touch OEN high; # 输出使能不干预保持无效 tech lib018; vendor vendor_a; version 1.0; message synchronous 512x32 single-port RAM; address_size 9; min_address 0; max_address 511; data_size 32; read_write_port ( write_cycle ( change A; # 地址先变 change D; # 数据跟上 assert CEN; # 拉片选 assert WEN; # 拉写使能 wait; # 一个时钟周期完成写入 ) read_cycle ( change A; # 地址变 assert CEN; # 只拉片选不拉 WEN wait; # 第一个时钟沿 wait; # 第二个时钟沿后数据稳定 expect Q move; # 预期 Q 翻转比较器打点 ) ) ) )这段建模里真正决定成败的是三组字段。第一组是端口声明和有效电平CEN low、WEN low、OEN high电平标反工具生成的 BIST 逻辑就会在错误的时刻拉控制线仿真波形一眼能看出来但综合后很难查。第二组是容量参数address_size、min_address、max_address、data_size它们决定算法遍历的地址边界写小了尾地址根本没测。第三组是时序块write_cycle/read_cycle读周期里wait的拍数必须按器件手册给少一拍读回的就是未稳定数据。dont_touch这个字段容易被当成装饰。它的作用是告诉工具“这个信号在 BIST 期间不要去驱动”典型对象是输出使能这类与测试无关的旁路信号。标错的后果是 BIST 逻辑在测试时把输出通路关掉读回全是不定态。4.2 change / assert / expect / wait 四类事件的语义四类事件构成了整个时序描述的语言。change 表示指定的输入信号地址或数据总线接收到了新值效果类似于地址和数据被寄存器打出来一拍。assert 表示指定的控制信号变到它的有效状态——有效状态是 high 还是 low由 bist_definition 里声明的电平决定被 assert 的信号会在下一个 wait 之后返回无效状态除非再写一次 assert 把它保持住。expect 表示你能预见到指定输出信号会因前面的事件而改变作用是让比较器在对的时机对 memory 输出数据做 strobe。wait 则是插入一个测试时钟周期所有写在 wait 之前的事件都在同一个测试时钟周期内完成。控制信号保持的写法值得单独记一笔assert oe; # 第一次拉有效 wait; # 过一个周期oe 会自动回到无效态 assert oe; # 再写一次把它继续保持住 wait; wait; # 连续两个周期保持有效这段说明的是 assert 的“单周期有效”特性不补写第二次信号就掉下去了。读周期需要跨两拍取数时这个细节决定了片选和输出使能到底有没有撑到最后。expect 的写法里expect Q move里的move是关键修饰——它表达的是“Q 相对于上一拍发生了变化”而不是“Q 等于某个具体值”。这个语义决定了比较器在哪个沿采样也是为什么读周期里要连写两个 wait第一个 wait 让地址被采样第二个 wait 让数据稳定到可以被 strobe。read_cycle ( change A; # 地址更新此时数据尚未有效 assert CEN; # 片选有效读操作发起 wait; # 第一个时钟沿地址被 memory 采样 wait; # 第二个时钟沿Q 稳定可以比对 expect Q move; # 在稳定点打比较器错一拍就漏检 )参数上唯一要按设计调整的是 wait 的个数同步 SRAM 一般两拍异步接口按访问时间折算。拍数给多了不会报错只会让测试变慢给少了才会真的漏检。4.3 dofile 与 makefile把手工点击固化成可复现流程图形界面的操作顺序是固定的建工程目录、进目录、把 .atpg 拷进来、启动工具、加载库、加 memory 模型、运行、保存 BIST、退出。这套流程点一次两次没问题点第十次的时候就会出现“上次那个参数我到底填的哪个”。用 dofile 把每一步写死是唯一靠谱的后悔药reset state load lib ./atpg/sram8kb.atpg # 载入 memory 模型 add memory models sram8kb # 注册模型 set design name controller -module sram8kb_bist # BIST 控制器模块名 set file naming -bist_model ./sram8kb_bist/rtl/sram8kb_bist.v set file naming -connected_model ./sram8kb_bist/rtl/sram8kb_bist_con.v set file naming -testbench ./sram8kb_bist/rtl/sram8kb_bist_tb.v set file naming -script ./sram8kb_bist/script/sram8kb_bist.scr set file naming -ctdl ./sram8kb_bist/script/sram8kb_bist.ctdl set file naming -wgl ./sram8kb_bist/script/sram8kb_bist.wgl run # 按当前配置生成 BIST save bist -verilog -script -replace # 覆盖式保存 exit -discard每条 set 指令管一类输出-bist_model是核心算法逻辑-connected_model是连接模块-testbench是测试平台-script是生成的测试脚本-ctdl和-wgl分别是给后续测试流程用的描述文件和波形文件。路径写死的意义在于脚本跑完所有产物都落在同一个相对位置回归时不用靠记忆去找文件。ROM 的 dofile 与 SRAM 的差别集中在两处一是加载模型时要用-filename指定内容文件二是算法配置要换成 ROM 专用的一套并且打开压缩观测和本地比较器load lib ./atpg/rom.atpg add memory models rom -filename ./atpg/rom.ascii # ROM 必须带内容文件 setup mbist algorithms Rom1 # ROM 专用算法集 setup observation scheme -compress # 观测结果压缩 setup mbist compressor -localcomparator # 本地比较器内容文件把 ROM 每个地址的预期值写死格式是“地址 / 数据”支持区间写法比如10-7ff/ 00000000表示从 0x10 到 0x7ff 全部填 0。没有这份文件ROM 的读回值没有参照物算法跑得再漂亮也判定不了对错。再往上一层是 makefile把目录创建、日志输出、无界面执行三件事串成一条命令# 无图形界面批处理建目录 → 跑 dofile → 落日志 sram8kb_bist: mkdir -p sram8kb_bist/rtl sram8kb_bist/script sram8kb_bist/log mbistarchitect -bistgen -dofile sram8kb_bist.do \ -logfile ./sram8kb_bist/log/sram8kb_bist.log -replace -nogui-bistgen指定做 BIST 生成-dofile指定脚本-logfile把全过程日志存盘-replace允许覆盖旧产物-nogui关掉图形界面。加-nogui之后这条命令可以塞进任何自动化流程改一个参数重跑一次日志摆在那里出问题可以直接翻。4.4 三个输出文件的职责边界工具默认输出三份 HDL*_bist.v是核心算法逻辑里面是状态机和图形生成部分*_bist_con.v是连接模块把 BIST 逻辑实际接到 memory 的端口上*_tb.v是测试平台用来单独仿真这套 BIST。三份文件的边界很清楚改的时候别串门——要调算法就动第一份的配置重新生成要改连线就动第二份第三份是验证用的不进综合。输出文件内容是否进综合改动方式*_bist.v算法状态机、图形生成、比较逻辑是改 dofile 配置后重新生成*_bist_con.vBIST 与 memory 的端口连接、MUX是端口变动后重新生成*_tb.v独立仿真激励与检查否可直接改用于定位问题除了这三份BIST 变量那一层还有几件事要在生成前定下来多个 memory 是否共用同一个 BIST 控制器、要不要加诊断功能、要不要插 pipeline 寄存器、观测用压缩机还是本地比较器、时钟约束怎么给、全速模式怎么开。工具给的是默认结构不一定是你想要的那套这些选项在 dofile 里都要显式写出来默认值跑通一次不代表下一次也对。5. 易漏点清单建模、算法与集成里最容易翻车的五处以下五条是按“翻车频率”排的每条都按“易漏点是什么、为什么会漏、怎么补”三段来说。这些点单独看都不难难的是每次建新工程都会重新忘一遍。5.1 控制信号有效电平与 dont_touch 标反易漏点把 CEN、WEN 这类低有效信号写成high或者把 OEN 这种该标dont_touch的旁路信号当普通控制线处理。为什么漏建模时习惯照着 memory 的端口列表从上往下抄抄的是信号名没抄真值表。多数 memory 的片选和写使能是低有效输出使能反而高有效一堆 low 和 high 混在一起眼睛扫过去看不出异常。怎么补每写一个控制信号就在后面强制标上high或low标注完再对着器件手册的真值表核一遍读周期和写周期。旁路类信号一律先按dont_touch处理跑完仿真看波形确认它在 BIST 期间保持无效态再决定要不要放开。5.2 ROM 只跑了算法忘了内容比对易漏点把 SRAM 那套 March 序列直接套到 ROM 上或者建了 ROM 模型却没加内容文件。为什么漏ROM 不可写写入式算法对它没有意义但工具不会拦着你——模型建好、算法选好run 照样能跑完输出文件也照样生成。跑通了就以为测过了。怎么补ROM 的测试重点从“写进去再读出来”换成“读出来和预期比”。建模型时必须用-filename挂上内容文件文件里按“地址 / 数据”的格式把每个地址的预期值写全连续区间可以用起止地址加斜杠的写法压缩。算法集也要换成 ROM 专用的一套观测方式打开压缩和本地比较器让比对发生在 BIST 内部。5.3 转换错误没有紧跟着读操作易漏点写完一个值之后隔了好几个操作才去读或者读的方向和写的方向不一致。为什么漏从功能角度看写完总会读到但从失效机理看转换错误的表征是“转换时间长”单元在转换完成后过一段时间可能自己恢复。中间插了别的操作等于给失效留了恢复窗口。怎么补凡是要覆盖转换失效的地方写完立刻读中间不插任何操作。写 1 读 1、写 0 读 0 成对出现且顺序固定。地址序上正向和反向都要走一遍反向扫描是唯一能覆盖反向耦合组合的手段。5.4 多 memory 共享控制器时端口算法没有逐一指定易漏点多个 memory 挂在同一个 BIST 控制器下只配了一套全局算法没有为每个 port 单独指定结构。为什么漏默认结构能跑通生成的文件也不报错看起来一切正常。但多端口 memory 的另一个端口从头到尾没被激励过覆盖率表上那块是空的。怎么补生成之前把端口清单列出来逐个确认算法分配每个 port 都要有明确的算法结构不能靠默认。跑完之后回头查一遍覆盖率报告哪个端口没有激励记录就回到配置里补。5.5 全速模式的时钟约束与 pipeline 寄存器漏配易漏点功能仿真过了就认为时序过了时钟约束和 pipeline 寄存器没有显式配置实速模式从来没打开过。为什么漏低速时钟下 BIST 逻辑跑得通波形干净很容易让人放松。但实速测试的意义就是在目标频率下验证降频能过、实速不过的时序问题低速仿真根本暴露不出来。这一条属于典型的玄学区域——波形全对硅片上就是错。怎么补生成配置里显式打开全速模式把时钟约束按目标频率写进去需要打拍的路径配上 pipeline 寄存器。跑完之后单独做一轮高频仿真看建立时间余量还剩多少。这一轮不能省省下来的时间后面会用调试时间还。6. 复习清单一份能自查的 MBIST 复习表复习到最后一章该把前面几章压缩成一张能自查的表。我的习惯是先不看笔记把下面这张表默填一遍填不出来的格子就是回去翻的章节。检查项自问的问题不合格的表现失效模型短路、转换、耦合、邻居四类各自的触发条件能说清吗只记得名字说不出对应哪种激励算法覆盖MarchC 的 14 个操作为什么这样排能背序列说不出每步在测什么立即读出转换错误为什么必须紧跟读操作只知道要读不知道为什么要“立即”建模电平CEN、WEN、OEN 各自的有效电平靠猜或者每次都翻手册时序拍数读周期要几个 wait依据是什么照抄别人的模板ROM 特例内容文件格式、区间写法、专用算法集把 SRAM 的流程原样搬过去脚本复现能不能只用 dofile 和 makefile 从零生成一遍必须开图形界面才能跑通输出边界_bist.v、_bist_con.v、_tb.v各管什么混着改改完不知道哪份进综合实速配置时钟约束、pipeline、全速模式有没有显式打开只在低速下仿真过填完表还有三个动作值得固定下来。第一把 .atpg 里所有控制信号的有效电平单独抄一页和器件手册的真值表并排贴每次建新模型先核这一页。第二ROM 的测试流程单独走一条线不要和 SRAM 共用 dofile 模板内容文件和算法集是两套东西。第三每次生成完先看日志里有没有被忽略的告警再看覆盖率最后才看波形——顺序反了容易被波形带偏。复习这个方向最省时间的做法是把“算法怎么选”和“模型怎么建”分开练。算法那部分靠默写失效模型对照表建模那部分靠把一份 .atpg 从零写到能跑通。两边都过关了工具那层反而是最快的因为参数就那么多错一次记一次。说个自己的教训。早些年建一个新工程的 memory 模型端口电平是照着上一版改的改完直接跑仿真过了就交了。后面实速测试挂掉回头查了整整两天问题出在一个旁路信号的有效电平标反BIST 期间把输出通路关掉了读回全是不定态。从那以后我每次建新工程都先把 .atpg 里的端口有效电平对着手册核一遍再跑脚本中间隔多久都不跳这一步。希望帮到你。本文还有配套的精品资源点击获取
简介面向数字芯片设计与可测性设计DFT初学者及工程师的 MBIST 学习资料围绕 Mentor MBIST 工具链与内建自测试方法展开帮助读者理解存储器测试的完整流程与工程实现方式。压缩包内为 1 个 docx 文档约 319KB内容按章节组织从 MBIST 的引入必要性、memory 类型划分、BIST 结构中的测试模式生成与响应分析到出错类型、测试算法、BistArchitect 生成输入输出、相关工具使用与 ATPG 语法均有梳理附录还给出 ROM、SRAM 的 lib 形式、content file 格式以及生成 BIST 的脚本与 makefile 管理示例。目前已有 1448 人学习适合需要补充存储器测试概念、对照脚本实现与查漏补缺的读者作为入门与查阅笔记。1. 四成面积落在存储器上MBIST 复习的起点一颗芯片里逻辑部分如果占到六成面积剩下四成基本都落到了内嵌存储器头上。内嵌存储器省下了端口数量、压低了方案成本代价是面积变大、失效率变高落在这四成面积上的灰尘与工艺缺陷没人敢当它不存在。MBIST内置自测试就是围绕这块面积长出来的一套方法在 memory 周围加一段自带图形生成与结果比对的逻辑让它按实际工作速度自己把自己测一遍。以 MbistArchitect 这条工具链走下来复习顺序大致是先分清 memory 类型与插入时机再看四类失效怎么被 March 算法覆盖然后落到 .atpg 建模与脚本出图最后用易漏点清单收口。这份 MBIST mentor 方向的梳理骨架也照这个顺序搭。2. memory 分类与插入时机先分清对象再谈 BISTMBIST 不是给所有 memory 都开同一张药方。内嵌存储器种类不同、端口不同、时序不同能不能测、用什么算法测、测出来能不能定位全都不一样。先把对象分清楚再判断值不值得插 BIST最后才谈结构这个顺序反了后面建模和算法选型会一路拧着来。2.1 四个划分维度从深度位宽到端口数量存储器常见的划分有四条线按深度和位宽分、按同步异步分、按单端口多端口分、按器件类型分。前三条决定了测试图形的组织方式第四条决定了能不能用写入式算法。深度和位宽直接决定测试向量规模。位宽 32、深度 512 的 SRAM一次写读覆盖 512 个地址而深度翻十倍March 元素的执行次数就同步翻十倍这也是实速测试必须提高测试时钟压缩时间的原因。同步与异步的差别在时序建模上——异步 memory 的读延迟靠组合路径决定.atpg 里的 wait 拍数就要按器件手册给足拍数给少了仿真能过、硅片上读回的是垃圾数据。端口数量影响的是算法分配。单端口 memory 一份算法就能覆盖多端口 memory 得为每个端口分别指定测试结构否则另一个端口从头到尾没被激励过等于白测。器件类型这条线最容易被忽视下面的表格把它和前三条放在一起对照memory 类型可写性访问时序特征MBIST 可行性测试重点SRAM可读写同步为主读写周期固定高首选对象短路、转换、耦合类失效DRAM可读写需要刷新访问周期长低内嵌场景少保持时间与刷新ROM只读同步读周期单一高内容比对不能靠写入式算法EEPROM / EPROM可写但写入慢写周期长写入次数有限低写入寿命与慢速时序梳理下来会发现真正适合上固定 MBIST 结构的是 SRAM 和 ROM 这两类因为它们的时序固定、访问方式单一用一套固定的激励序列就能覆盖大部分失效。DRAM 和 EEPROM 的麻烦不在算法在时序本身不规则与其硬塞进 MBIST不如老老实实走外部测试。上面表格里的 SRAM 和 ROM就是后面所有算法和建模讨论的主战场。2.2 四条判据什么时候必须上 MBIST原始笔记给了四条判断线值得背下来对于中大型嵌入式 memory 的系统、对于 IP 类型的 memory、对于需要实现快速测试的 memory、对于片内有多个嵌入 memory 的芯片这几种情况都该考虑 MBIST。四条线背后其实是一个共同点——外部测试设备的探针伸不进去或者伸进去的代价太高。中大型嵌入式 memory 意味着深埋在逻辑内部端口被上层电路包住从芯片引脚根本看不到存储阵列IP 类型的 memory 是买来的黑匣子你知道它里面有一片阵列但不知道具体实现只能靠自测试从外部施加激励再回收结果片内多个嵌入 memory 的芯片则是数量问题十几个 memory 逐个拉出来做外部测试光是测试时间就足以让成本失控。“需要快速测试”这条最容易被理解偏。快速测试不是“随便跑跑就行”它指的是实速测试——你的 memory 目标应用是 100MHz那就要保证这块 memory 在 100MHz 下没有问题因为一旦在这个频率下出问题目标应用就一定有麻烦。所以实速测试的含义是按照实际应用的速度对 memory 施加激励而不是降低时钟慢慢测。降频能过、实速不过的案例在时序收敛阶段相当常见靠低速测试根本抓不出来。提示判断要不要插 MBIST 时先问一句“这块 memory 的端口我在芯片引脚上能不能直接控制”答案是否定的基本就该往 BIST 方向走了。2.3 四段式结构TPG、CUT、RA、DM 与 MUX 旁路MBIST 的电路结构可以拆成四段来看测试图形生成器TPG负责按算法产生读写激励被测电路CUT就是那块 memory响应分析器RA把读回的数据和预期值比对诊断模块DM在比对失败时记录是哪个地址、哪种失效。这四段在 RTL 里合起来就是围绕 memory 的一圈逻辑电路。这一圈逻辑不是硬接在数据通路上的它和系统控制部分通过 MUX 做选择正常工作时 MUX 选系统侧测试时选 BIST 侧。控制权切换靠有限状态机加一组测试控制端口完成——FSM 负责按算法推进地址和数据测试控制端口负责启动、停止、读诊断结果。原始笔记里强调的“在 memory 周围添加一个逻辑电路通过 MUX 与系统控制部分选择”讲的就是这件事。代价也要算清楚。BIST 逻辑本身占一点面积这是可以接受的真正麻烦的是数据路径上多出来的那级 MUX 延迟。地址、数据、控制线每一条都要过 MUX路径上多一级选择器时序预算就少一截。高频设计里这一级 MUX 常常要单独做时序约束甚至要考虑把 BIST 逻辑放到独立的时钟域里。这一点在结构选型阶段不写进方案等综合报出 setup violation 再回头改返工量会很大。3. 四类失效与 March 家族测试图形到底在测什么算法这一章的核心不是背名字是搞清楚每种失效需要什么样的激励序列才能被逼出来。失效模型定了算法只是把这些激励按地址序排好而已。March 系列之所以成为主流是因为它的每一步都能对应到一类失效上反过来也能解释为什么有些失效它天生测不到。3.1 短路、转换、耦合、邻居四种失效的触发条件短路错误不管是对 0 短路还是对 1 短路都归到这一类。单元被钉死在一个值上写什么都读不回原来的数据。对应的测试动作很直接逐个单元写 0再逐个读出判断逐个单元写 1再逐个读出判断。两个方向都要做只写 0 不写 1 等于只覆盖了一半。转换错误单元不能实现从 1 转到 0或者不能从 0 转到 1。这里有个关键细节——转换之后必须立即读出。原因是有时候转换实现得很久之后这个 cell 自己又转回来了如果不立即读读到的就是“已经恢复”的正确值失效被掩盖过去。转换错误本质上是和单元的转换时间绑定的激励和观测之间隔得越久越测不出来。耦合错误一个单元影响另一个单元。测试方法是写/读扫描所有单元保证任何一对单元之间的相互影响都能被某一轮扫描撞上。邻居错误是耦合的一个特例一个单元影响和它相邻的所有单元或者所有和它相邻的单元都会影响它。这类失效的测试最复杂需要 pattern 足够强原始笔记里也坦白写了如果觉得太复杂这一项可以忽略。忽略是可以的但要清楚代价邻居敏感型失效在成品率上的表现往往是批次性的前期省下的验证时间后面会用别的方式还回来。失效类型触发方式对应测试动作最容易漏在哪短路错误单元对 0 或对 1 短路逐单元写 0 读 0再逐单元写 1 读 1只做单向覆盖一半转换错误无法 1→0 或 0→1完成转换后立即读出转换与读出之间插了别的操作耦合错误一个单元影响另一个写/读扫描全部单元地址序单向遍历反向组合没覆盖邻居错误相邻单元互相影响需要足够强的 pattern嫌复杂直接跳过没有记录风险这四类里短路和转换是必测项耦合靠完整扫描兜底邻居是可选项。复习时把这张表默写一遍比背十个算法名字有用得多。3.2 MarchC 的十四步与“立即读出”的分量March 家族算法的骨架都是“按某个地址序对每个单元执行一串读和写”。以 1Mbit 的 RAM 跑 MarchC 为例原始笔记给的操作序列拆开看是这样# MarchC 操作序列地址序↑ 升序↓ 降序⇕ 双向 w0 # 初始化全部地址写 0 ↑ r0, w1 # 升序读 0紧接着写 1 ↑ r1 # 升序读 1确认写 1 真的写进去了 ↓ r1, w0, r0 # 降序读 1、写 0再立即读 0转换 1→0 后立刻观测 ↓ r0, w1, r1 # 降序读 0、写 1再立即读 1转换 0→1 后立刻观测 ↑ r1, w0, r0 # 升序读 1、写 0再立即读 0 r0 # 收尾全部地址读 0按操作计数这条序列一共 14 个动作初始化 1 个、升序段 21 个、三个“读-写-读”复合段各 3 个、收尾 1 个。每个动作都要对全部 1Mbit 地址执行一遍总操作量就是 14 乘以容量这就是为什么大容量 memory 的测试时间必须靠提高测试时钟来压——实速测试的意义正在这里时钟提上去既压了时间又顺带验证了高频下的时序。代码里的注释标出了两件事一是每个复合段里“写”和“读”是紧挨着的中间不插任何其他操作这就是前面说的“立即读出”二是地址序有升有降降序段专门用来覆盖反向的耦合组合。参数上唯一需要按设计改的是地址序方向和每个 March 元素执行的范围容量从 1Mbit 变成别的值序列长度不变执行次数跟着容量线性变。需要说明的是这段序列覆盖的是固定型失效、转换失效和一部分耦合失效邻居敏感型失效它兜不住。所以算法不是越新越好是“覆盖的失效模型对得上你的工艺风险”才好。3.3 算法选型对照从 MarchA 到棋盘法原始笔记列出的算法族可以按覆盖能力和代价排一张表算法覆盖侧重适用场景代价MarchA / MarchB覆盖部分链接错误中小容量 SRAM快速验证步数少覆盖一般MarchC / C- / C固定型、转换型、部分耦合主流 SRAM 首选步数约 10~14随容量线性增长March3March 的加强变体覆盖率要求高的 SRAM步数更多测试时间长Column March按列方向遍历位线方向的耦合失效需要额外的方向控制逻辑地址唯一法地址译码器的唯一性译码器固定故障不覆盖数据单元本身棋盘法相邻单元数据互补邻居敏感型失效pattern 覆盖有限靠组合取胜选型的实际逻辑是三层过滤先看 memory 类型ROM 不能写入所有写入式算法直接出局只能走内容比对再看容量容量越大越要优先控制步数MarchC 这种 14 步的算法在大容量上已经算激进最后看工艺风险如果这一版工艺的邻居敏感问题有历史包袱就得在 March 之外再叠棋盘法补充。棋盘法和地址唯一法经常被当成 March 的替代品其实它们是补位关系。棋盘法让相邻单元存互补数据专门逼邻居干扰地址唯一法验证每个地址只选中自己那一行抓的是译码器故障。March 遍历的是单元本身这两种方法遍历的是单元之间的关系和地址通路三者叠起来才是一套完整的覆盖。4. 用 MbistArchitect 建模与出图.atpg 语法到脚本化流程工具这一章要解决的问题是“怎么把前面想清楚的东西变成能跑的 RTL”。输入是一份描述 memory 协议的文本文件输出是几个 HDL 文件中间靠一套事件驱动的建模语法和一份批处理脚本串起来。手工点一遍图形界面谁都会能不能复现才是分水岭。4.1 bist_definition 的字段与端口时序描述.atpg 文件描述的是一个 memory 模型语法是基于事件的一句话代表一个动作。下面是一个同步单端口 SRAM 的建模骨架model spram_512x32 (Q, CLK, CEN, WEN, A, D, OEN) ( bist_definition ( address A (array 8:0;); # 9 位地址深度 512 data_in D (array 31:0;); # 32 位写数据 data_out Q (array 31:0;); # 32 位读数据 clock CLK high; # 上升沿采样 chip_enable CEN low; # 片选低有效 write_enable WEN low; # 写使能低有效 dont_touch OEN high; # 输出使能不干预保持无效 tech lib018; vendor vendor_a; version 1.0; message synchronous 512x32 single-port RAM; address_size 9; min_address 0; max_address 511; data_size 32; read_write_port ( write_cycle ( change A; # 地址先变 change D; # 数据跟上 assert CEN; # 拉片选 assert WEN; # 拉写使能 wait; # 一个时钟周期完成写入 ) read_cycle ( change A; # 地址变 assert CEN; # 只拉片选不拉 WEN wait; # 第一个时钟沿 wait; # 第二个时钟沿后数据稳定 expect Q move; # 预期 Q 翻转比较器打点 ) ) ) )这段建模里真正决定成败的是三组字段。第一组是端口声明和有效电平CEN low、WEN low、OEN high电平标反工具生成的 BIST 逻辑就会在错误的时刻拉控制线仿真波形一眼能看出来但综合后很难查。第二组是容量参数address_size、min_address、max_address、data_size它们决定算法遍历的地址边界写小了尾地址根本没测。第三组是时序块write_cycle/read_cycle读周期里wait的拍数必须按器件手册给少一拍读回的就是未稳定数据。dont_touch这个字段容易被当成装饰。它的作用是告诉工具“这个信号在 BIST 期间不要去驱动”典型对象是输出使能这类与测试无关的旁路信号。标错的后果是 BIST 逻辑在测试时把输出通路关掉读回全是不定态。4.2 change / assert / expect / wait 四类事件的语义四类事件构成了整个时序描述的语言。change 表示指定的输入信号地址或数据总线接收到了新值效果类似于地址和数据被寄存器打出来一拍。assert 表示指定的控制信号变到它的有效状态——有效状态是 high 还是 low由 bist_definition 里声明的电平决定被 assert 的信号会在下一个 wait 之后返回无效状态除非再写一次 assert 把它保持住。expect 表示你能预见到指定输出信号会因前面的事件而改变作用是让比较器在对的时机对 memory 输出数据做 strobe。wait 则是插入一个测试时钟周期所有写在 wait 之前的事件都在同一个测试时钟周期内完成。控制信号保持的写法值得单独记一笔assert oe; # 第一次拉有效 wait; # 过一个周期oe 会自动回到无效态 assert oe; # 再写一次把它继续保持住 wait; wait; # 连续两个周期保持有效这段说明的是 assert 的“单周期有效”特性不补写第二次信号就掉下去了。读周期需要跨两拍取数时这个细节决定了片选和输出使能到底有没有撑到最后。expect 的写法里expect Q move里的move是关键修饰——它表达的是“Q 相对于上一拍发生了变化”而不是“Q 等于某个具体值”。这个语义决定了比较器在哪个沿采样也是为什么读周期里要连写两个 wait第一个 wait 让地址被采样第二个 wait 让数据稳定到可以被 strobe。read_cycle ( change A; # 地址更新此时数据尚未有效 assert CEN; # 片选有效读操作发起 wait; # 第一个时钟沿地址被 memory 采样 wait; # 第二个时钟沿Q 稳定可以比对 expect Q move; # 在稳定点打比较器错一拍就漏检 )参数上唯一要按设计调整的是 wait 的个数同步 SRAM 一般两拍异步接口按访问时间折算。拍数给多了不会报错只会让测试变慢给少了才会真的漏检。4.3 dofile 与 makefile把手工点击固化成可复现流程图形界面的操作顺序是固定的建工程目录、进目录、把 .atpg 拷进来、启动工具、加载库、加 memory 模型、运行、保存 BIST、退出。这套流程点一次两次没问题点第十次的时候就会出现“上次那个参数我到底填的哪个”。用 dofile 把每一步写死是唯一靠谱的后悔药reset state load lib ./atpg/sram8kb.atpg # 载入 memory 模型 add memory models sram8kb # 注册模型 set design name controller -module sram8kb_bist # BIST 控制器模块名 set file naming -bist_model ./sram8kb_bist/rtl/sram8kb_bist.v set file naming -connected_model ./sram8kb_bist/rtl/sram8kb_bist_con.v set file naming -testbench ./sram8kb_bist/rtl/sram8kb_bist_tb.v set file naming -script ./sram8kb_bist/script/sram8kb_bist.scr set file naming -ctdl ./sram8kb_bist/script/sram8kb_bist.ctdl set file naming -wgl ./sram8kb_bist/script/sram8kb_bist.wgl run # 按当前配置生成 BIST save bist -verilog -script -replace # 覆盖式保存 exit -discard每条 set 指令管一类输出-bist_model是核心算法逻辑-connected_model是连接模块-testbench是测试平台-script是生成的测试脚本-ctdl和-wgl分别是给后续测试流程用的描述文件和波形文件。路径写死的意义在于脚本跑完所有产物都落在同一个相对位置回归时不用靠记忆去找文件。ROM 的 dofile 与 SRAM 的差别集中在两处一是加载模型时要用-filename指定内容文件二是算法配置要换成 ROM 专用的一套并且打开压缩观测和本地比较器load lib ./atpg/rom.atpg add memory models rom -filename ./atpg/rom.ascii # ROM 必须带内容文件 setup mbist algorithms Rom1 # ROM 专用算法集 setup observation scheme -compress # 观测结果压缩 setup mbist compressor -localcomparator # 本地比较器内容文件把 ROM 每个地址的预期值写死格式是“地址 / 数据”支持区间写法比如10-7ff/ 00000000表示从 0x10 到 0x7ff 全部填 0。没有这份文件ROM 的读回值没有参照物算法跑得再漂亮也判定不了对错。再往上一层是 makefile把目录创建、日志输出、无界面执行三件事串成一条命令# 无图形界面批处理建目录 → 跑 dofile → 落日志 sram8kb_bist: mkdir -p sram8kb_bist/rtl sram8kb_bist/script sram8kb_bist/log mbistarchitect -bistgen -dofile sram8kb_bist.do \ -logfile ./sram8kb_bist/log/sram8kb_bist.log -replace -nogui-bistgen指定做 BIST 生成-dofile指定脚本-logfile把全过程日志存盘-replace允许覆盖旧产物-nogui关掉图形界面。加-nogui之后这条命令可以塞进任何自动化流程改一个参数重跑一次日志摆在那里出问题可以直接翻。4.4 三个输出文件的职责边界工具默认输出三份 HDL*_bist.v是核心算法逻辑里面是状态机和图形生成部分*_bist_con.v是连接模块把 BIST 逻辑实际接到 memory 的端口上*_tb.v是测试平台用来单独仿真这套 BIST。三份文件的边界很清楚改的时候别串门——要调算法就动第一份的配置重新生成要改连线就动第二份第三份是验证用的不进综合。输出文件内容是否进综合改动方式*_bist.v算法状态机、图形生成、比较逻辑是改 dofile 配置后重新生成*_bist_con.vBIST 与 memory 的端口连接、MUX是端口变动后重新生成*_tb.v独立仿真激励与检查否可直接改用于定位问题除了这三份BIST 变量那一层还有几件事要在生成前定下来多个 memory 是否共用同一个 BIST 控制器、要不要加诊断功能、要不要插 pipeline 寄存器、观测用压缩机还是本地比较器、时钟约束怎么给、全速模式怎么开。工具给的是默认结构不一定是你想要的那套这些选项在 dofile 里都要显式写出来默认值跑通一次不代表下一次也对。5. 易漏点清单建模、算法与集成里最容易翻车的五处以下五条是按“翻车频率”排的每条都按“易漏点是什么、为什么会漏、怎么补”三段来说。这些点单独看都不难难的是每次建新工程都会重新忘一遍。5.1 控制信号有效电平与 dont_touch 标反易漏点把 CEN、WEN 这类低有效信号写成high或者把 OEN 这种该标dont_touch的旁路信号当普通控制线处理。为什么漏建模时习惯照着 memory 的端口列表从上往下抄抄的是信号名没抄真值表。多数 memory 的片选和写使能是低有效输出使能反而高有效一堆 low 和 high 混在一起眼睛扫过去看不出异常。怎么补每写一个控制信号就在后面强制标上high或low标注完再对着器件手册的真值表核一遍读周期和写周期。旁路类信号一律先按dont_touch处理跑完仿真看波形确认它在 BIST 期间保持无效态再决定要不要放开。5.2 ROM 只跑了算法忘了内容比对易漏点把 SRAM 那套 March 序列直接套到 ROM 上或者建了 ROM 模型却没加内容文件。为什么漏ROM 不可写写入式算法对它没有意义但工具不会拦着你——模型建好、算法选好run 照样能跑完输出文件也照样生成。跑通了就以为测过了。怎么补ROM 的测试重点从“写进去再读出来”换成“读出来和预期比”。建模型时必须用-filename挂上内容文件文件里按“地址 / 数据”的格式把每个地址的预期值写全连续区间可以用起止地址加斜杠的写法压缩。算法集也要换成 ROM 专用的一套观测方式打开压缩和本地比较器让比对发生在 BIST 内部。5.3 转换错误没有紧跟着读操作易漏点写完一个值之后隔了好几个操作才去读或者读的方向和写的方向不一致。为什么漏从功能角度看写完总会读到但从失效机理看转换错误的表征是“转换时间长”单元在转换完成后过一段时间可能自己恢复。中间插了别的操作等于给失效留了恢复窗口。怎么补凡是要覆盖转换失效的地方写完立刻读中间不插任何操作。写 1 读 1、写 0 读 0 成对出现且顺序固定。地址序上正向和反向都要走一遍反向扫描是唯一能覆盖反向耦合组合的手段。5.4 多 memory 共享控制器时端口算法没有逐一指定易漏点多个 memory 挂在同一个 BIST 控制器下只配了一套全局算法没有为每个 port 单独指定结构。为什么漏默认结构能跑通生成的文件也不报错看起来一切正常。但多端口 memory 的另一个端口从头到尾没被激励过覆盖率表上那块是空的。怎么补生成之前把端口清单列出来逐个确认算法分配每个 port 都要有明确的算法结构不能靠默认。跑完之后回头查一遍覆盖率报告哪个端口没有激励记录就回到配置里补。5.5 全速模式的时钟约束与 pipeline 寄存器漏配易漏点功能仿真过了就认为时序过了时钟约束和 pipeline 寄存器没有显式配置实速模式从来没打开过。为什么漏低速时钟下 BIST 逻辑跑得通波形干净很容易让人放松。但实速测试的意义就是在目标频率下验证降频能过、实速不过的时序问题低速仿真根本暴露不出来。这一条属于典型的玄学区域——波形全对硅片上就是错。怎么补生成配置里显式打开全速模式把时钟约束按目标频率写进去需要打拍的路径配上 pipeline 寄存器。跑完之后单独做一轮高频仿真看建立时间余量还剩多少。这一轮不能省省下来的时间后面会用调试时间还。6. 复习清单一份能自查的 MBIST 复习表复习到最后一章该把前面几章压缩成一张能自查的表。我的习惯是先不看笔记把下面这张表默填一遍填不出来的格子就是回去翻的章节。检查项自问的问题不合格的表现失效模型短路、转换、耦合、邻居四类各自的触发条件能说清吗只记得名字说不出对应哪种激励算法覆盖MarchC 的 14 个操作为什么这样排能背序列说不出每步在测什么立即读出转换错误为什么必须紧跟读操作只知道要读不知道为什么要“立即”建模电平CEN、WEN、OEN 各自的有效电平靠猜或者每次都翻手册时序拍数读周期要几个 wait依据是什么照抄别人的模板ROM 特例内容文件格式、区间写法、专用算法集把 SRAM 的流程原样搬过去脚本复现能不能只用 dofile 和 makefile 从零生成一遍必须开图形界面才能跑通输出边界_bist.v、_bist_con.v、_tb.v各管什么混着改改完不知道哪份进综合实速配置时钟约束、pipeline、全速模式有没有显式打开只在低速下仿真过填完表还有三个动作值得固定下来。第一把 .atpg 里所有控制信号的有效电平单独抄一页和器件手册的真值表并排贴每次建新模型先核这一页。第二ROM 的测试流程单独走一条线不要和 SRAM 共用 dofile 模板内容文件和算法集是两套东西。第三每次生成完先看日志里有没有被忽略的告警再看覆盖率最后才看波形——顺序反了容易被波形带偏。复习这个方向最省时间的做法是把“算法怎么选”和“模型怎么建”分开练。算法那部分靠默写失效模型对照表建模那部分靠把一份 .atpg 从零写到能跑通。两边都过关了工具那层反而是最快的因为参数就那么多错一次记一次。说个自己的教训。早些年建一个新工程的 memory 模型端口电平是照着上一版改的改完直接跑仿真过了就交了。后面实速测试挂掉回头查了整整两天问题出在一个旁路信号的有效电平标反BIST 期间把输出通路关掉了读回全是不定态。从那以后我每次建新工程都先把 .atpg 里的端口有效电平对着手册核一遍再跑脚本中间隔多久都不跳这一步。希望帮到你。本文还有配套的精品资源点击获取
