简介这份 MT7620AM7612E 路由器 AP 原理图面向无线路由器、AP 硬件设计与调试人员也适合嵌入式硬件学习者梳理 MediaTek 无线方案。图纸围绕 MT7620A 主控与 MT7612E 5G 射频展开覆盖 CPU、DDR2 存储器、SPI Flash、UART 串行口、PCIe、LED 指示及天线与射频前端等模块并标注地址数据总线、时钟、复位与 GPIO 等关键网络便于对照理解模块划分、引脚定义和信号走向为原理图识读、硬件排错与方案参考提供依据。资源包共 1 个 PDF 文件约 347KB轻量便于查阅与打印内容以原理图页为主可按功能模块检索网络标号与器件连接快速定位供电、存储、射频及接口部分。已有 421 人学习说明其在路由器 AP 硬件资料中具备一定参考价值。读者可从中获得完整的模块级连接关系、关键引脚与时钟及复位信号脉络并据此核对 DDR2、SPI Flash、UART 等外围接口设计辅助理解 MT7620A 与 MT7612E 的协同方式也可作为原理图绘制与调试排错的对照材料。1. 原理图不是连线图真正决定成败的是那 32 根数据线和 4 对差分线很多人拿到一份路由器 AP 原理图第一反应是数接口几个网口、几根天线、Flash 多大、能不能跑满千兆。但真正决定这块板子是稳定跑三年还是随机死机、是量产还是返工的往往是图上最不起眼的东西——32 根 MDATA 线上串的 22Ω 电阻、4 对 PCIe 差分线的极性、以及那根只有 0.9V 的 DDR_IO_VREF 参考线。原理图上错一个网络标号固件写得再漂亮也只能对着一片起不来的板子干瞪眼。MT7620A MT7612E 这个组合正好是个典型样本CPU、五口交换机、2.4G 基带全塞在一颗 SoC 里5G 却要用 PCIe 外挂一颗独立芯片。搞懂它为什么这么切、每一段连线在保证什么比背一页引脚表有用得多。2. 双芯片分工为什么 2.4G 塞进 SoC5G 却要挂在 PCIe 上2.1 从引脚名字反推角色分工看原理图的第一步不是看连线是看网络名的前缀。MT7620A 这一侧的引脚可以分成四组每组的命名规则都暴露了它的身份TXOP0~4 / TXOM0~4 / RXIP0~4 / RXIM0~4加LINK0~4这是五路以太网 PHY 的差分收发对加链路指示灯说明交换机和 PHY 是集成在片内的MADDR[0:13] / MDATA[0:15] / MDQS[0:1] / MDQM[0:1] / DDR_RASN / DDR_CASN / DDR_WEN / DDR_BA[0:2]是标准的 DDR2 控制器接口RFOUT_G0 / RFOUT_G1 / RF0_2G_RX_1 / RF1_2G_RX_1 / PA_PE_G0 / LNA_PE_G0 / ANT_TRN则是 2.4G 射频通道的出口注意它是RFOUT射频输出而不是TXOP以太网发送一字之差性质完全不同。而 MT7612E 这一侧能看到的只有PCIE_TX_P/N、PCIE_RX_P/N、PCIE_RST#、LED_7612_5G这几根对外信号。也就是说它对主控来说就是一个纯粹的 PCIe 从设备数据走 PCIe控制走 PCIe连状态指示灯都是 SoC 通过 PCIe 读寄存器再点亮的。这种切法的动机很直白。2.4G 的波长在 12.5cm 量级PCB 走线损耗小、匹配网络宽容度高把它和 CPU、交换机做在同一颗 die 上省掉一路 PCIe、一路独立供电、一颗外部 Balun成本和面积都划算。5G 尤其 11ac 的 2x2 就不一样了带宽更宽、EVM 要求更严、PA 线性度更难做射频部分往往要用不同的工艺甚至不同的 wafer 流程还要考虑发热和屏蔽腔的布局。把它拆成外挂芯片SoC 只负责出 PCIe射频的坑交给专门的一颗片子去填。由此得到一个很重要的推论这两颗芯片之间的耦合点极少。数一数只有 PCIe 的四对差分线、一根PCIE_RST#、一根LED_7612_5G可能再加一路共用的射频参考时钟APCK_RFCKO_P/N。耦合点少意味着干扰路径少、调试时可以分段隔离——5G 不通先看 PCIe 枚举枚举到了再看射频不会被一堆交叉信号搅成一锅粥。2.2 PCIe 四对线极性、AC 耦合与那个 100ms 窗口PCIe 是点对点、双单工的差分总线四对线的方向必须记死PCIE_TX_P/N是主控发出、从设备接收PCIE_RX_P/N是从设备发出、主控接收。原理图上最常见的翻车方式就是网络名沿用了主控侧的视角画到从设备那头没有交叉——TX_P直接连到了对方的TX_P。板子做回来现象很迷惑上电正常、系统能起、就是lspci里空空如也。参考时钟PCIE_RFCK_P/N是 100MHz 差分通常由主控侧输出给从设备。这里有两个硬性约束一是频率精度PCIe 规范给的窗口是 ±300ppm用普通晶振凑合很容易在高温下漂出去二是 AC 耦合电容发送端通常要串 100nF 隔直容值不能随便改改小了低频成分被削、改大了上电建立慢。复位时序是另一个高频坑。PCIE_RST#必须在参考时钟稳定之后至少保持 100ms 才能释放这是规范里给的 t_PVPERL 窗口。图上这根线一般有 10K 上拉再由 SoC 的PCIE_RST#引脚或某个 GPIO 拉低。如果复位释放得太早从设备内部 PLL 还没锁住就开始训练链路结果就是链路时通时不通冷机第一次能起来、热复位就掉——属于典型的玄学故障其实是时序问题。链路起来之后验证手段很朴素在 AP 的 Linux 里跑一遍就够了# 确认 5G 芯片是否被 PCIe 枚举到期望看到一颗 Network controller lspci -nn | grep -i network # 看链路实际协商出来的宽度和速率 # 期望Width x1, Speed 5GT/s或 2.5GT/s取决于芯片能力 lspci -vvv -s 01:00.0 | grep -E LnkCap|LnkStaLnkCap是设备能力LnkSta是实际协商结果。两者不一致就说明物理层有问题速率掉到 2.5GT/s 往往是差分对走线太长、阻抗不连续或者参考时钟抖动过大宽度掉成 x1 而设备本来是 x2那多半是另一条 lane 的极性或者 AC 电容焊反了。这个命令比拿示波器一根根量要快得多我一般先用它判断问题出在物理层还是驱动层。2.3 为什么不是 USB 或 RGMII接口选择背后的带宽算术有人会问既然只是挂一颗网卡为什么不用 USB 或者 RGMII 接算一下带宽就明白了。11ac 2x2 的理论速率是 867MbpsUSB 2.0 的实际吞吐上限在 280~320Mbps 之间根本喂不饱RGMII 是 1Gbps 的并行总线走线要 6 根数据 时钟还要严格等长跨芯片传这么远的距离信号完整性比 PCIe 差分难控制得多。PCIe Gen1 x1 的有效带宽约 2Gbps8b/10b 编码后刚好覆盖 867Mbps 还有余量而且是差分、自带时钟恢复、自带链路训练走线只要控制好差分阻抗就行。所以这个选择不是先进是够用且便宜。多花的代价是BOM 上多一颗芯片、多一路 1.2V 和 3.3V、多四对差分线的布线约束、固件里多一套 PCIe 枚举和射频校准流程。这笔账在后文第 6 章还会再算一次。3. DDR2 接口:22Ω 串阻不是摆设,是源端匹配的最后一颗后悔药3.1 每根数据线串 22Ω,到底在压什么翻到 DDR 那一页,最扎眼的是一大片22 ohm电阻:R64 到 R106,几乎每根MADDR、每根MDATA、每根MDQS上都串了一颗。新手的第一反应是这些是不是可以省掉,答案是不能。DDR2 用的是 SSTL-18 电平,驱动器输出阻抗通常在 10~20Ω 之间,而 PCB 上单端走线的特征阻抗按 50Ω 设计。源端串一颗 22Ω,让驱动内阻 串阻逼近走线阻抗的一半左右,信号从源端出发时幅度只有一半,到达远端负载(DRAM 内部有 ODT,典型 50/75/150Ω 可选)反射回来再叠加,正好补全。这就是所谓的源端串联端接:它不消除反射,而是让二次反射在时间上刚好落在上升沿之后,把过冲和振铃压下去。省掉这颗电阻的后果不是完全不能用,而是看运气。低频、常温、短走线可能一点问题没有,一旦换批次 DRAM、温度上到 70℃、或者走线长了 2cm,眼图就闭合,表现是memtester跑几分钟报一个 bit 错,重启又好了。这种偶发错误最难查,因为你会先怀疑软件。图里还有一堆标着NI(Not Installed)的小器件,比如C100 1.8pF/NI、L11 1.2pF/NI。这些是留给调试的调试位:量产后不贴,但如果某批板子眼图不好,可以贴上去做微调。原理图上保留这些位置本身就是一种工程经验——DDR 的匹配值从来不是算一次就定死的。3.2 字节 lane 与 MDQS、MDQM 的绑定关系,怎么用脚本自查DDR2 是 16 位数据总线,分成两个字节 lane:lane0 管MD0~MD7,配套MDQS0和MDQM0;lane1 管MD8~MD15,配套MDQS1和MDQM1。DQS 是数据选通,读写时和 DQ 同步翻转,DM 是字节掩码。这三者必须严格同 lane,一旦串了 lane,数据就会错位写入,现象是能开机但内存容量识别异常或者跑一段时间就崩。原理图上最容易看错的地方,是那些用斜杠复用的球名,比如MD5/MD1、MD2/MD0、MD14/MD9。这是芯片封装球在不同 DRAM 代数下的功能复用标注,画图时如果照着球名抄网络标号,很容易把MD5接到MDATA15上去。人工核对 16 根线加 4 根选通,眼睛会花,写个脚本更靠谱:# 校验 DDR2 字节 lane 绑定每根 DQ 必须和它所属的 DQS/DM 落在同一 lane LANE_MAP { lane0: {dqs: MDQS0, dm: MDQM0, dq: [fMD{i} for i in range(0, 8)]}, lane1: {dqs: MDQS1, dm: MDQM1, dq: [fMD{i} for i in range(8, 16)]}, } # 从网表导出的实际连接键是 SoC 球名值是网络名 netlist { MDQS0: DDR_MDQS0, MDQM0: DDR_MDQM0, MDQS1: DDR_MDQS1, MDQM1: DDR_MDQM1, MD0: MDATA0, MD1: MDATA1, MD2: MDATA2, MD3: MDATA3, MD4: MDATA4, MD5: MDATA15, # 故意写错一根验证脚本能报出来 MD6: MDATA6, MD7: MDATA7, MD8: MDATA8, MD9: MDATA9, MD10: MDATA10, MD11: MDATA11, MD12: MDATA12, MD13: MDATA13, MD14: MDATA14, MD15: MDATA15, } def check(netlist): errors [] for lane, info in LANE_MAP.items(): for dq in info[dq]: net netlist.get(dq) if net is None: errors.append(f{lane}: {dq} 未连接) continue # DQn 必须映射到 MDATAn串号即 lane 错位 if net ! fMDATA{dq[2:]}: errors.append(f{lane}: {dq} 错接到 {net}应为 MDATA{dq[2:]}) if info[dqs] not in netlist: errors.append(f{lane}: 缺少选通 {info[dqs]}) return errors for e in check(netlist): print(FAIL, e)这段脚本做三件事确认每根 DQ 都有连接、确认 DQ 序号和 MDATA 序号一一对应、确认每个 lane 的 DQS 存在。LANE_MAP里的range(0,8)和range(8,16)就是字节边界,改 DDR 位宽时只需要改这里。上面故意把MD5写成MDATA15,跑一下会打印FAIL lane0: MD5 错接到 MDATA15应为 MDATA5,证明脚本确实在工作。真实的网表可以从 EDA 工具导出成 CSV,改成读文件就能直接用在项目里。3.3 DDR_IO_VREF 与电源域:0.9V 那根线为什么必须贴着芯片放SSTL-18 是差分输入,但它需要一个参考电平来判断高低:DDR_IO_VREF,理论值是 VDDQ 的一半。图上 DDR2 的 VDDQ 是 1.8V,所以 VREF 是 0.9V,一般用两颗 1K 精度 1% 的电阻分压,再并一颗 0.1uF 滤波。这根线的走法有讲究:它必须尽量靠近芯片的 VREF 引脚,而且要远离MDQS和CLK_P/N。原因很简单,VREF 是判决门限,上面耦合进哪怕 20mV 的噪声,DQ 的建立/保持窗口就被吃掉一截。常见的做法是 VREF 走线包地、不跨分割、分压电阻放在芯片同一面。电源域这一块,图上标了SOC_1.2V、SOC_1.5V、1.8V、3.3V好几档,注释里明确写了1.8V for DDR2,2.5V for DDR1。这句话是关键:同一颗 SoC 支持多代 DRAM,不同代际的 IO 电压完全不同,DDR2 是 1.8V、DDR1 是 2.5V。如果 BOM 上把 1.8V 的 LDO 贴成了 1.5V,轻则初始化失败,重则直接把颗粒的 IO 打伤。电源域和 DRAM 代际必须成对确认,不能只看原理图上标的是哪个。4. 射频前端:Balun 与 LC 匹配为什么算不准,只能调4.1 RFOUT_G0/G1 出来后那串 1.2pF、2.7nH、3.9nH 在做什么从 SoC 的RFOUT_G0出来,信号要经过一串电感和电容,才到外置 PA,再到天线。图上能看到1.2pF、2.7nH、3.9nH、10pF、18pF这样的值,还有40 ohm/NI、20 ohm/NI这种预留位。这些元件干三件事:差分转单端(巴伦)、阻抗变换(把芯片输出的复阻抗匹配到 50Ω)、谐波滤波(压二次、三次谐波,过认证要看这个)。为什么说算不准?因为匹配网络的输入阻抗不是一个固定值:它随芯片批次漂移、随温度漂移、随输出功率变化,还受焊盘寄生电容和 PCB 介电常数公差影响。用史密斯圆图算出来的是一个起点,不是终点。真正定值要靠网络分析仪:焊好板子,断开天线,测 S11,一边看圆图一边换电感电容,直到回波损耗掉到 -10dB 以下。所以原理图上这些值,本质上是推荐初值 调试位。我看到NI标记的器件从来不跳过,那是前人调过的痕迹——说明这个位置在某些板子上需要加,或者需要换值。4.2 ANT_TRN 与 PA_PE_G0:收发切换里那几百纳秒射频前端的控制信号有三组:ANT_TRN / ANT_TRNB(差分,控制天线开关切换收发方向)、PA_PE_G0 / PA_PE_G1(功率放大器使能)、LNA_PE_G0(低通放大器使能)。这三组的翻转顺序错了,轻则 EVM 变差,重则把射频开关打坏。原理是这样的:发射时,PA 输出功率可能到 20dBm 以上,如果此时天线开关还停在接收位置,功率全反射回 PA 输出端,驻波比瞬间恶化,PA 很容易烧。反过来,接收时如果 PA 还使能着,它的输出噪声会直接灌进 LNA 输入端,灵敏度掉十几个 dB。所以正确的顺序是:import time # 单位微秒。数值来自射频开关和 PA 的 datasheet 建立时间不是随便写的 T_SWITCH_SETTLE 2 # 天线开关切换完成 T_PA_SETTLE 3 # PA 使能到输出稳定 T_LNA_SETTLE 1 # LNA 使能到噪声系数稳定 def enter_tx(): ant_switch.set(ANT_TRN, 1) # 1) 先切开关到发射位 time.sleep(T_SWITCH_SETTLE / 1e6) pa.enable(PA_PE_G0, 1) # 2) 再开 PA避免 hot-switching time.sleep(T_PA_SETTLE / 1e6) def enter_rx(): pa.enable(PA_PE_G0, 0) # 1) 先关 PA防止噪声灌入 ant_switch.set(ANT_TRN, 0) # 2) 再切开关回接收位 time.sleep(T_SWITCH_SETTLE / 1e6) lna.enable(LNA_PE_G0, 1) # 3) 最后开 LNA time.sleep(T_LNA_SETTLE / 1e6)注意enter_rx里 PA 是先关的,enter_tx里开关是先切的。这个不对称不是笔误,是刻意设计:发射态的进入顺序和退出顺序必须是反的,才能保证任何时刻都不会出现PA 开着、开关在接收位的组合。实际固件里这些延时通常做成可调参数,因为不同批次的开关芯片建立时间有差异,调太小会掉包,调太大吞吐上不去——2.4G 和 5G 共存的时候,这个窗口甚至要跟共存机制联动。4.3 LNA_PE_G0 与分集接收:两个天线口为什么不对称图上能看到的接收输入有两个:RF0_2G_RX_1和RF1_2G_RX_1,但使能信号只有LNA_PE_G0一路。这种不对称说明 G0 这一路用了外置 LNA,G1 那一路走的是片内 LNA 或者另一套不需要外部使能的通路。为什么要做双路接收?2.4G 频段拥挤,多径衰落严重,单天线在室内很容易出现某个位置信号骤降。两路天线拉开距离(建议 ≥ λ/4,2.4G 大概是 3cm 以上),配合基带的分集合并算法,可以把深衰落概率降下来。代价是两路接收链路的增益必须校准到一致,否则合并的时候反而互相干扰。布线上的要求也来自这里:两路射频走线要 50Ω 控阻抗,彼此间距拉开,中间最好有地过孔墙隔开,隔离度做到 30dB 以上。天线接口附近不要铺大面积地铜,那会改变天线的谐振点。5. 排查清单:这五处一旦翻车,原理图看着全对但板子起不来5.1 DDR 与电源域的三处血泪坑坑一:串口有输出,跑到 DDR 初始化就卡住。现象是上电后串口能打印前几行 bootlog,到内存初始化那一步就没有下文了,复位也一样。原因八成在DDR_IO_VREF:分压电阻用了 5% 精度的普通电阻,VREF 偏离 0.9V 超过 ±3%,或者 VREF 走线跨过了MDQS差分对,判决门限被噪声污染。解决办法是换成 1% 电阻、VREF 走线包地并缩短到芯片引脚的路径,量一下实际电压确认在 0.9V ± 20mV 内。坑二:能开机,但跑内存测试偶发报错。现象是系统能起来,跑一会儿压力测试就崩,重启又正常。原因通常是 22Ω 串阻贴错:硬件工程师在改 BOM 时把某个22R改成了0R(以为省成本),或者把NI位和0R位混了。还有一种情况是地址线串阻漏贴了几颗,因为地址线看起来没那么关键。解决方法是按位号逐个核对 BOM,尤其是那些紧挨着芯片、编号连续的电阻群。坑三:换了一批 DRAM 就不开机,旧批次完全正常。现象很明确:同一版板子,换供应商或者换批次就起不来。原因不是焊接,是 DDR 参数配置——驱动强度、ODT 阻值、时序参数都是按某一家颗粒调的,换批次后裕量不够。解决方法是把 DDR 参数做成可配置,在 bootloader 里留几组预设,并且上电时读 SPD 或颗粒 ID 做自适应。这件事在量产阶段一定会遇到。5.2 射频、时钟与复用的两处玄学坑坑四:5G 网卡完全不识别,lspci是空的。先别急着换芯片。按顺序查三件事:一是PCIE_RST#的释放时刻,用示波器双通道同时看PCIE_RST#和PCIE_RFCK_P,确认时钟稳定后至少 100ms 才释放复位;二是PCIE_TX_P/N到对端是不是交叉了,这个只能看网络名逐个核;三是 AC 耦合电容有没有贴反或者漏贴。三样都对还是空,再去量链路训练时的差分波形。坑五:SPI Flash 引导时好时坏,或者进不了系统。现象是有时候能起、有时候卡在 bootrom。原因有两个常见来源:一是SPI_HOLD#和SPI_WP#没有上拉,悬空时被误判成保持状态,Flash 不响应;二是GPIO0这类 strapping 引脚在复位时被外部电路拉低,芯片进了下载模式而不是正常引导。解决办法是给SPI_HOLD#/SPI_WP#各加一颗 10K 上拉,并且检查所有 strapping 引脚在复位期间的电平——这类问题原理图上看着完全正常,只有上电那几十毫秒才暴露。6. 设计取舍:把 5G 全交给一颗外挂芯片,到底值不值回到那个最根本的问题:为什么不用一颗全集成芯片,非要 SoC 外挂这么麻烦?答案藏在三张账里。第一张是工艺账。2.4G 的射频前端对线性度要求相对宽松,用 SoC 的主工艺做进去没问题;11ac 2x2 的 5G 前端要求更高的 PA 线性度和更低的噪声系数,往往需要专门的射频工艺。强行集成,要么牺牲性能,要么牺牲良率。第二张是时间账。射频部分做进 SoC,一次流片失败就是几个月;做成外挂芯片,射频可以独立迭代、独立认证,SoC 只要保证 PCIe 接口稳定就行。产品节奏紧的时候,这个选择几乎是必然的。第三张是代价账,这是需要提前想清楚的:维度全集成方案SoC PCIe 外挂(本图方案)BOM 成本低,少一颗芯片和一路电源高,多芯片、多路 1.2V/3.3V布线复杂度低,片内互联高,4 对差分线需控阻抗等长调试隔离性差,出问题难定位好,可按 PCIe 枚举分段排查迭代灵活性差,改射频要重新流片好,换芯片不动主控认证周期长,整机一起过短,射频模块可单独认证看清楚这张表就知道,这个方案不是更好,是在特定阶段更划算。量大了、射频工艺成熟了,全集成一定会回来。工程上没有绝对正确的架构,只有在成本、时间、性能三角里选的那个点。如果要把这套判断变成可复现的验证流程,我一般按三步走:第一步量电源时序,用示波器抓 3.3V、1.8V、1.2V 的上升沿和PCIE_RST#的释放点,确认顺序和间隔;第二步看 PCIe 枚举,用lspci确认链路宽度和速率都协商到位;第三步才是射频,网络分析仪测 S11,频谱仪看输出功率和谐波。三步里任何一步不过,就不要往下走——跳过前两步直接调射频,是我见过最多的返工原因。从那以后我每次拿到一份新原理图,都强制先走一遍电源时序 → 总线枚举 → 射频指标这个顺序,哪怕图上标的参数看起来都对。原理图是设计意图,板子才是事实,两者之间的差距,全靠这套流程去填。这份 MT7620A MT7612E 的图纸把五个功能页——CPU、存储器、WLAN、USB、以太网、LED——拆得清清楚楚,每页的网络标号又能互相对上,拿来对照着自己那块板子逐页核一遍,能省掉不少试错。希望帮到你。本文还有配套的精品资源点击获取
简介这份 MT7620AM7612E 路由器 AP 原理图面向无线路由器、AP 硬件设计与调试人员也适合嵌入式硬件学习者梳理 MediaTek 无线方案。图纸围绕 MT7620A 主控与 MT7612E 5G 射频展开覆盖 CPU、DDR2 存储器、SPI Flash、UART 串行口、PCIe、LED 指示及天线与射频前端等模块并标注地址数据总线、时钟、复位与 GPIO 等关键网络便于对照理解模块划分、引脚定义和信号走向为原理图识读、硬件排错与方案参考提供依据。资源包共 1 个 PDF 文件约 347KB轻量便于查阅与打印内容以原理图页为主可按功能模块检索网络标号与器件连接快速定位供电、存储、射频及接口部分。已有 421 人学习说明其在路由器 AP 硬件资料中具备一定参考价值。读者可从中获得完整的模块级连接关系、关键引脚与时钟及复位信号脉络并据此核对 DDR2、SPI Flash、UART 等外围接口设计辅助理解 MT7620A 与 MT7612E 的协同方式也可作为原理图绘制与调试排错的对照材料。1. 原理图不是连线图真正决定成败的是那 32 根数据线和 4 对差分线很多人拿到一份路由器 AP 原理图第一反应是数接口几个网口、几根天线、Flash 多大、能不能跑满千兆。但真正决定这块板子是稳定跑三年还是随机死机、是量产还是返工的往往是图上最不起眼的东西——32 根 MDATA 线上串的 22Ω 电阻、4 对 PCIe 差分线的极性、以及那根只有 0.9V 的 DDR_IO_VREF 参考线。原理图上错一个网络标号固件写得再漂亮也只能对着一片起不来的板子干瞪眼。MT7620A MT7612E 这个组合正好是个典型样本CPU、五口交换机、2.4G 基带全塞在一颗 SoC 里5G 却要用 PCIe 外挂一颗独立芯片。搞懂它为什么这么切、每一段连线在保证什么比背一页引脚表有用得多。2. 双芯片分工为什么 2.4G 塞进 SoC5G 却要挂在 PCIe 上2.1 从引脚名字反推角色分工看原理图的第一步不是看连线是看网络名的前缀。MT7620A 这一侧的引脚可以分成四组每组的命名规则都暴露了它的身份TXOP0~4 / TXOM0~4 / RXIP0~4 / RXIM0~4加LINK0~4这是五路以太网 PHY 的差分收发对加链路指示灯说明交换机和 PHY 是集成在片内的MADDR[0:13] / MDATA[0:15] / MDQS[0:1] / MDQM[0:1] / DDR_RASN / DDR_CASN / DDR_WEN / DDR_BA[0:2]是标准的 DDR2 控制器接口RFOUT_G0 / RFOUT_G1 / RF0_2G_RX_1 / RF1_2G_RX_1 / PA_PE_G0 / LNA_PE_G0 / ANT_TRN则是 2.4G 射频通道的出口注意它是RFOUT射频输出而不是TXOP以太网发送一字之差性质完全不同。而 MT7612E 这一侧能看到的只有PCIE_TX_P/N、PCIE_RX_P/N、PCIE_RST#、LED_7612_5G这几根对外信号。也就是说它对主控来说就是一个纯粹的 PCIe 从设备数据走 PCIe控制走 PCIe连状态指示灯都是 SoC 通过 PCIe 读寄存器再点亮的。这种切法的动机很直白。2.4G 的波长在 12.5cm 量级PCB 走线损耗小、匹配网络宽容度高把它和 CPU、交换机做在同一颗 die 上省掉一路 PCIe、一路独立供电、一颗外部 Balun成本和面积都划算。5G 尤其 11ac 的 2x2 就不一样了带宽更宽、EVM 要求更严、PA 线性度更难做射频部分往往要用不同的工艺甚至不同的 wafer 流程还要考虑发热和屏蔽腔的布局。把它拆成外挂芯片SoC 只负责出 PCIe射频的坑交给专门的一颗片子去填。由此得到一个很重要的推论这两颗芯片之间的耦合点极少。数一数只有 PCIe 的四对差分线、一根PCIE_RST#、一根LED_7612_5G可能再加一路共用的射频参考时钟APCK_RFCKO_P/N。耦合点少意味着干扰路径少、调试时可以分段隔离——5G 不通先看 PCIe 枚举枚举到了再看射频不会被一堆交叉信号搅成一锅粥。2.2 PCIe 四对线极性、AC 耦合与那个 100ms 窗口PCIe 是点对点、双单工的差分总线四对线的方向必须记死PCIE_TX_P/N是主控发出、从设备接收PCIE_RX_P/N是从设备发出、主控接收。原理图上最常见的翻车方式就是网络名沿用了主控侧的视角画到从设备那头没有交叉——TX_P直接连到了对方的TX_P。板子做回来现象很迷惑上电正常、系统能起、就是lspci里空空如也。参考时钟PCIE_RFCK_P/N是 100MHz 差分通常由主控侧输出给从设备。这里有两个硬性约束一是频率精度PCIe 规范给的窗口是 ±300ppm用普通晶振凑合很容易在高温下漂出去二是 AC 耦合电容发送端通常要串 100nF 隔直容值不能随便改改小了低频成分被削、改大了上电建立慢。复位时序是另一个高频坑。PCIE_RST#必须在参考时钟稳定之后至少保持 100ms 才能释放这是规范里给的 t_PVPERL 窗口。图上这根线一般有 10K 上拉再由 SoC 的PCIE_RST#引脚或某个 GPIO 拉低。如果复位释放得太早从设备内部 PLL 还没锁住就开始训练链路结果就是链路时通时不通冷机第一次能起来、热复位就掉——属于典型的玄学故障其实是时序问题。链路起来之后验证手段很朴素在 AP 的 Linux 里跑一遍就够了# 确认 5G 芯片是否被 PCIe 枚举到期望看到一颗 Network controller lspci -nn | grep -i network # 看链路实际协商出来的宽度和速率 # 期望Width x1, Speed 5GT/s或 2.5GT/s取决于芯片能力 lspci -vvv -s 01:00.0 | grep -E LnkCap|LnkStaLnkCap是设备能力LnkSta是实际协商结果。两者不一致就说明物理层有问题速率掉到 2.5GT/s 往往是差分对走线太长、阻抗不连续或者参考时钟抖动过大宽度掉成 x1 而设备本来是 x2那多半是另一条 lane 的极性或者 AC 电容焊反了。这个命令比拿示波器一根根量要快得多我一般先用它判断问题出在物理层还是驱动层。2.3 为什么不是 USB 或 RGMII接口选择背后的带宽算术有人会问既然只是挂一颗网卡为什么不用 USB 或者 RGMII 接算一下带宽就明白了。11ac 2x2 的理论速率是 867MbpsUSB 2.0 的实际吞吐上限在 280~320Mbps 之间根本喂不饱RGMII 是 1Gbps 的并行总线走线要 6 根数据 时钟还要严格等长跨芯片传这么远的距离信号完整性比 PCIe 差分难控制得多。PCIe Gen1 x1 的有效带宽约 2Gbps8b/10b 编码后刚好覆盖 867Mbps 还有余量而且是差分、自带时钟恢复、自带链路训练走线只要控制好差分阻抗就行。所以这个选择不是先进是够用且便宜。多花的代价是BOM 上多一颗芯片、多一路 1.2V 和 3.3V、多四对差分线的布线约束、固件里多一套 PCIe 枚举和射频校准流程。这笔账在后文第 6 章还会再算一次。3. DDR2 接口:22Ω 串阻不是摆设,是源端匹配的最后一颗后悔药3.1 每根数据线串 22Ω,到底在压什么翻到 DDR 那一页,最扎眼的是一大片22 ohm电阻:R64 到 R106,几乎每根MADDR、每根MDATA、每根MDQS上都串了一颗。新手的第一反应是这些是不是可以省掉,答案是不能。DDR2 用的是 SSTL-18 电平,驱动器输出阻抗通常在 10~20Ω 之间,而 PCB 上单端走线的特征阻抗按 50Ω 设计。源端串一颗 22Ω,让驱动内阻 串阻逼近走线阻抗的一半左右,信号从源端出发时幅度只有一半,到达远端负载(DRAM 内部有 ODT,典型 50/75/150Ω 可选)反射回来再叠加,正好补全。这就是所谓的源端串联端接:它不消除反射,而是让二次反射在时间上刚好落在上升沿之后,把过冲和振铃压下去。省掉这颗电阻的后果不是完全不能用,而是看运气。低频、常温、短走线可能一点问题没有,一旦换批次 DRAM、温度上到 70℃、或者走线长了 2cm,眼图就闭合,表现是memtester跑几分钟报一个 bit 错,重启又好了。这种偶发错误最难查,因为你会先怀疑软件。图里还有一堆标着NI(Not Installed)的小器件,比如C100 1.8pF/NI、L11 1.2pF/NI。这些是留给调试的调试位:量产后不贴,但如果某批板子眼图不好,可以贴上去做微调。原理图上保留这些位置本身就是一种工程经验——DDR 的匹配值从来不是算一次就定死的。3.2 字节 lane 与 MDQS、MDQM 的绑定关系,怎么用脚本自查DDR2 是 16 位数据总线,分成两个字节 lane:lane0 管MD0~MD7,配套MDQS0和MDQM0;lane1 管MD8~MD15,配套MDQS1和MDQM1。DQS 是数据选通,读写时和 DQ 同步翻转,DM 是字节掩码。这三者必须严格同 lane,一旦串了 lane,数据就会错位写入,现象是能开机但内存容量识别异常或者跑一段时间就崩。原理图上最容易看错的地方,是那些用斜杠复用的球名,比如MD5/MD1、MD2/MD0、MD14/MD9。这是芯片封装球在不同 DRAM 代数下的功能复用标注,画图时如果照着球名抄网络标号,很容易把MD5接到MDATA15上去。人工核对 16 根线加 4 根选通,眼睛会花,写个脚本更靠谱:# 校验 DDR2 字节 lane 绑定每根 DQ 必须和它所属的 DQS/DM 落在同一 lane LANE_MAP { lane0: {dqs: MDQS0, dm: MDQM0, dq: [fMD{i} for i in range(0, 8)]}, lane1: {dqs: MDQS1, dm: MDQM1, dq: [fMD{i} for i in range(8, 16)]}, } # 从网表导出的实际连接键是 SoC 球名值是网络名 netlist { MDQS0: DDR_MDQS0, MDQM0: DDR_MDQM0, MDQS1: DDR_MDQS1, MDQM1: DDR_MDQM1, MD0: MDATA0, MD1: MDATA1, MD2: MDATA2, MD3: MDATA3, MD4: MDATA4, MD5: MDATA15, # 故意写错一根验证脚本能报出来 MD6: MDATA6, MD7: MDATA7, MD8: MDATA8, MD9: MDATA9, MD10: MDATA10, MD11: MDATA11, MD12: MDATA12, MD13: MDATA13, MD14: MDATA14, MD15: MDATA15, } def check(netlist): errors [] for lane, info in LANE_MAP.items(): for dq in info[dq]: net netlist.get(dq) if net is None: errors.append(f{lane}: {dq} 未连接) continue # DQn 必须映射到 MDATAn串号即 lane 错位 if net ! fMDATA{dq[2:]}: errors.append(f{lane}: {dq} 错接到 {net}应为 MDATA{dq[2:]}) if info[dqs] not in netlist: errors.append(f{lane}: 缺少选通 {info[dqs]}) return errors for e in check(netlist): print(FAIL, e)这段脚本做三件事确认每根 DQ 都有连接、确认 DQ 序号和 MDATA 序号一一对应、确认每个 lane 的 DQS 存在。LANE_MAP里的range(0,8)和range(8,16)就是字节边界,改 DDR 位宽时只需要改这里。上面故意把MD5写成MDATA15,跑一下会打印FAIL lane0: MD5 错接到 MDATA15应为 MDATA5,证明脚本确实在工作。真实的网表可以从 EDA 工具导出成 CSV,改成读文件就能直接用在项目里。3.3 DDR_IO_VREF 与电源域:0.9V 那根线为什么必须贴着芯片放SSTL-18 是差分输入,但它需要一个参考电平来判断高低:DDR_IO_VREF,理论值是 VDDQ 的一半。图上 DDR2 的 VDDQ 是 1.8V,所以 VREF 是 0.9V,一般用两颗 1K 精度 1% 的电阻分压,再并一颗 0.1uF 滤波。这根线的走法有讲究:它必须尽量靠近芯片的 VREF 引脚,而且要远离MDQS和CLK_P/N。原因很简单,VREF 是判决门限,上面耦合进哪怕 20mV 的噪声,DQ 的建立/保持窗口就被吃掉一截。常见的做法是 VREF 走线包地、不跨分割、分压电阻放在芯片同一面。电源域这一块,图上标了SOC_1.2V、SOC_1.5V、1.8V、3.3V好几档,注释里明确写了1.8V for DDR2,2.5V for DDR1。这句话是关键:同一颗 SoC 支持多代 DRAM,不同代际的 IO 电压完全不同,DDR2 是 1.8V、DDR1 是 2.5V。如果 BOM 上把 1.8V 的 LDO 贴成了 1.5V,轻则初始化失败,重则直接把颗粒的 IO 打伤。电源域和 DRAM 代际必须成对确认,不能只看原理图上标的是哪个。4. 射频前端:Balun 与 LC 匹配为什么算不准,只能调4.1 RFOUT_G0/G1 出来后那串 1.2pF、2.7nH、3.9nH 在做什么从 SoC 的RFOUT_G0出来,信号要经过一串电感和电容,才到外置 PA,再到天线。图上能看到1.2pF、2.7nH、3.9nH、10pF、18pF这样的值,还有40 ohm/NI、20 ohm/NI这种预留位。这些元件干三件事:差分转单端(巴伦)、阻抗变换(把芯片输出的复阻抗匹配到 50Ω)、谐波滤波(压二次、三次谐波,过认证要看这个)。为什么说算不准?因为匹配网络的输入阻抗不是一个固定值:它随芯片批次漂移、随温度漂移、随输出功率变化,还受焊盘寄生电容和 PCB 介电常数公差影响。用史密斯圆图算出来的是一个起点,不是终点。真正定值要靠网络分析仪:焊好板子,断开天线,测 S11,一边看圆图一边换电感电容,直到回波损耗掉到 -10dB 以下。所以原理图上这些值,本质上是推荐初值 调试位。我看到NI标记的器件从来不跳过,那是前人调过的痕迹——说明这个位置在某些板子上需要加,或者需要换值。4.2 ANT_TRN 与 PA_PE_G0:收发切换里那几百纳秒射频前端的控制信号有三组:ANT_TRN / ANT_TRNB(差分,控制天线开关切换收发方向)、PA_PE_G0 / PA_PE_G1(功率放大器使能)、LNA_PE_G0(低通放大器使能)。这三组的翻转顺序错了,轻则 EVM 变差,重则把射频开关打坏。原理是这样的:发射时,PA 输出功率可能到 20dBm 以上,如果此时天线开关还停在接收位置,功率全反射回 PA 输出端,驻波比瞬间恶化,PA 很容易烧。反过来,接收时如果 PA 还使能着,它的输出噪声会直接灌进 LNA 输入端,灵敏度掉十几个 dB。所以正确的顺序是:import time # 单位微秒。数值来自射频开关和 PA 的 datasheet 建立时间不是随便写的 T_SWITCH_SETTLE 2 # 天线开关切换完成 T_PA_SETTLE 3 # PA 使能到输出稳定 T_LNA_SETTLE 1 # LNA 使能到噪声系数稳定 def enter_tx(): ant_switch.set(ANT_TRN, 1) # 1) 先切开关到发射位 time.sleep(T_SWITCH_SETTLE / 1e6) pa.enable(PA_PE_G0, 1) # 2) 再开 PA避免 hot-switching time.sleep(T_PA_SETTLE / 1e6) def enter_rx(): pa.enable(PA_PE_G0, 0) # 1) 先关 PA防止噪声灌入 ant_switch.set(ANT_TRN, 0) # 2) 再切开关回接收位 time.sleep(T_SWITCH_SETTLE / 1e6) lna.enable(LNA_PE_G0, 1) # 3) 最后开 LNA time.sleep(T_LNA_SETTLE / 1e6)注意enter_rx里 PA 是先关的,enter_tx里开关是先切的。这个不对称不是笔误,是刻意设计:发射态的进入顺序和退出顺序必须是反的,才能保证任何时刻都不会出现PA 开着、开关在接收位的组合。实际固件里这些延时通常做成可调参数,因为不同批次的开关芯片建立时间有差异,调太小会掉包,调太大吞吐上不去——2.4G 和 5G 共存的时候,这个窗口甚至要跟共存机制联动。4.3 LNA_PE_G0 与分集接收:两个天线口为什么不对称图上能看到的接收输入有两个:RF0_2G_RX_1和RF1_2G_RX_1,但使能信号只有LNA_PE_G0一路。这种不对称说明 G0 这一路用了外置 LNA,G1 那一路走的是片内 LNA 或者另一套不需要外部使能的通路。为什么要做双路接收?2.4G 频段拥挤,多径衰落严重,单天线在室内很容易出现某个位置信号骤降。两路天线拉开距离(建议 ≥ λ/4,2.4G 大概是 3cm 以上),配合基带的分集合并算法,可以把深衰落概率降下来。代价是两路接收链路的增益必须校准到一致,否则合并的时候反而互相干扰。布线上的要求也来自这里:两路射频走线要 50Ω 控阻抗,彼此间距拉开,中间最好有地过孔墙隔开,隔离度做到 30dB 以上。天线接口附近不要铺大面积地铜,那会改变天线的谐振点。5. 排查清单:这五处一旦翻车,原理图看着全对但板子起不来5.1 DDR 与电源域的三处血泪坑坑一:串口有输出,跑到 DDR 初始化就卡住。现象是上电后串口能打印前几行 bootlog,到内存初始化那一步就没有下文了,复位也一样。原因八成在DDR_IO_VREF:分压电阻用了 5% 精度的普通电阻,VREF 偏离 0.9V 超过 ±3%,或者 VREF 走线跨过了MDQS差分对,判决门限被噪声污染。解决办法是换成 1% 电阻、VREF 走线包地并缩短到芯片引脚的路径,量一下实际电压确认在 0.9V ± 20mV 内。坑二:能开机,但跑内存测试偶发报错。现象是系统能起来,跑一会儿压力测试就崩,重启又正常。原因通常是 22Ω 串阻贴错:硬件工程师在改 BOM 时把某个22R改成了0R(以为省成本),或者把NI位和0R位混了。还有一种情况是地址线串阻漏贴了几颗,因为地址线看起来没那么关键。解决方法是按位号逐个核对 BOM,尤其是那些紧挨着芯片、编号连续的电阻群。坑三:换了一批 DRAM 就不开机,旧批次完全正常。现象很明确:同一版板子,换供应商或者换批次就起不来。原因不是焊接,是 DDR 参数配置——驱动强度、ODT 阻值、时序参数都是按某一家颗粒调的,换批次后裕量不够。解决方法是把 DDR 参数做成可配置,在 bootloader 里留几组预设,并且上电时读 SPD 或颗粒 ID 做自适应。这件事在量产阶段一定会遇到。5.2 射频、时钟与复用的两处玄学坑坑四:5G 网卡完全不识别,lspci是空的。先别急着换芯片。按顺序查三件事:一是PCIE_RST#的释放时刻,用示波器双通道同时看PCIE_RST#和PCIE_RFCK_P,确认时钟稳定后至少 100ms 才释放复位;二是PCIE_TX_P/N到对端是不是交叉了,这个只能看网络名逐个核;三是 AC 耦合电容有没有贴反或者漏贴。三样都对还是空,再去量链路训练时的差分波形。坑五:SPI Flash 引导时好时坏,或者进不了系统。现象是有时候能起、有时候卡在 bootrom。原因有两个常见来源:一是SPI_HOLD#和SPI_WP#没有上拉,悬空时被误判成保持状态,Flash 不响应;二是GPIO0这类 strapping 引脚在复位时被外部电路拉低,芯片进了下载模式而不是正常引导。解决办法是给SPI_HOLD#/SPI_WP#各加一颗 10K 上拉,并且检查所有 strapping 引脚在复位期间的电平——这类问题原理图上看着完全正常,只有上电那几十毫秒才暴露。6. 设计取舍:把 5G 全交给一颗外挂芯片,到底值不值回到那个最根本的问题:为什么不用一颗全集成芯片,非要 SoC 外挂这么麻烦?答案藏在三张账里。第一张是工艺账。2.4G 的射频前端对线性度要求相对宽松,用 SoC 的主工艺做进去没问题;11ac 2x2 的 5G 前端要求更高的 PA 线性度和更低的噪声系数,往往需要专门的射频工艺。强行集成,要么牺牲性能,要么牺牲良率。第二张是时间账。射频部分做进 SoC,一次流片失败就是几个月;做成外挂芯片,射频可以独立迭代、独立认证,SoC 只要保证 PCIe 接口稳定就行。产品节奏紧的时候,这个选择几乎是必然的。第三张是代价账,这是需要提前想清楚的:维度全集成方案SoC PCIe 外挂(本图方案)BOM 成本低,少一颗芯片和一路电源高,多芯片、多路 1.2V/3.3V布线复杂度低,片内互联高,4 对差分线需控阻抗等长调试隔离性差,出问题难定位好,可按 PCIe 枚举分段排查迭代灵活性差,改射频要重新流片好,换芯片不动主控认证周期长,整机一起过短,射频模块可单独认证看清楚这张表就知道,这个方案不是更好,是在特定阶段更划算。量大了、射频工艺成熟了,全集成一定会回来。工程上没有绝对正确的架构,只有在成本、时间、性能三角里选的那个点。如果要把这套判断变成可复现的验证流程,我一般按三步走:第一步量电源时序,用示波器抓 3.3V、1.8V、1.2V 的上升沿和PCIE_RST#的释放点,确认顺序和间隔;第二步看 PCIe 枚举,用lspci确认链路宽度和速率都协商到位;第三步才是射频,网络分析仪测 S11,频谱仪看输出功率和谐波。三步里任何一步不过,就不要往下走——跳过前两步直接调射频,是我见过最多的返工原因。从那以后我每次拿到一份新原理图,都强制先走一遍电源时序 → 总线枚举 → 射频指标这个顺序,哪怕图上标的参数看起来都对。原理图是设计意图,板子才是事实,两者之间的差距,全靠这套流程去填。这份 MT7620A MT7612E 的图纸把五个功能页——CPU、存储器、WLAN、USB、以太网、LED——拆得清清楚楚,每页的网络标号又能互相对上,拿来对照着自己那块板子逐页核一遍,能省掉不少试错。希望帮到你。本文还有配套的精品资源点击获取
