问题记录1、Axi stream或者Axi Lite和逻辑通信时因时钟时序不匹配造成时序不收敛。2、从别处考来的工程中自带使用set_clock_groups -asynchronous组时-of objectsget pins U_xxxx/xxxx…xxx时钟引用不对。造成编译未报错但是时序不收敛。问题解决1、很多时候axi都是100mhz软核下发的参数打两拍解决甚至不打拍。工程一大就会出现时序不收敛。该问题解决方法使用原语单bit xpm_cdc_array_single多bit xpm_cdc_gray以及快时钟域下单比特信号变到慢时钟域下xpm_cdc_pulse可以发现原语里都是默认4拍。2、xdc设计前tcl report_clocks获取当前工程所有时钟状态确保时钟xdc路径有效索引正确
问题记录1、Axi stream或者Axi Lite和逻辑通信时因时钟时序不匹配造成时序不收敛。2、从别处考来的工程中自带使用set_clock_groups -asynchronous组时-of objectsget pins U_xxxx/xxxx…xxx时钟引用不对。造成编译未报错但是时序不收敛。问题解决1、很多时候axi都是100mhz软核下发的参数打两拍解决甚至不打拍。工程一大就会出现时序不收敛。该问题解决方法使用原语单bit xpm_cdc_array_single多bit xpm_cdc_gray以及快时钟域下单比特信号变到慢时钟域下xpm_cdc_pulse可以发现原语里都是默认4拍。2、xdc设计前tcl report_clocks获取当前工程所有时钟状态确保时钟xdc路径有效索引正确
