简介这份文档面向电子信息、自动化等专业学习FPGA课程设计的学生围绕“用10×8双口RAM实现10个8位计数器”这一典型赛题展开解决从需求分析到功能验证的完整设计链路问题。压缩包内仅含1个doc文件约165KB以课程设计报告形式组织涵盖任务与目的、软硬件环境、技术规范与引脚定义、总体设计方案、计数器/分频/RAM/显示四个模块的详细设计、功能验证方案以及源代码、仿真激励、前仿真截图、综合布局布线报告和引脚分布等内容。已有1485人学习适合需要参考完整报告框架、理解分频与双口RAM读写时序、对照Modelsim与Quartus II验证流程的读者可据此快速搭建自顶向下的Verilog设计思路并完成课程设计文档撰写。1. 从一块 Cyclone II 开发板说起10×8 双口 RAM 怎么把 10 个计数器塞进一个存储阵列手头这块 Cyclone II 2C35 开发板50MHz 晶振、几颗按键、几组七段数码管是很多 FPGA 课程设计的标配。这次要做的题目是「采用 RAM 实现计数器及 FPGA 功能验证」——听起来像把两个不相干的东西硬凑一起实际拆开看它考的是你对存储阵列复用和多时钟域分频的理解用一片 10×8 的双口 RAM 承载 10 个 8 位计数器初值 1~10主时钟 1MHz计数节拍 1Hz按键切换地址选通某一路计数结果数码管把 8 位二进制译成三位十进制显示。整套设计用 Verilog_HDL 写Modelsim 做前仿真和后仿真Quartus II 做综合与引脚分配。适合刚学完 Verilog、想第一次把「分频 存储 计数 显示」串成完整数据通路的同学也适合想回头补数字系统时序基本功的开发者。2. 系统架构拆解四个模块如何串成一条数据通路2.1 自顶向下的模块划分与信号流这个设计的骨架非常清晰四个功能模块加一个顶层例化信号流是单向的时钟进来先分频分频出的 1MHz 喂给 RAM 做读写节拍1Hz 喂给计数器做秒计数RAM 的输出dout接到计数器的初值输入din计数器的输出又回写到 RAM 的din形成「读初值 → 计数 → 暂停回存」的闭环最后计数结果送显示模块译码。顶层模块把这几根线连起来对外只暴露按键、时钟和数码管引脚。clk(50MHz) ── FPQ 分频 ── clk_1mhz ── RAM 读写节拍 └── clk_1hz ── JSQ 计数节拍 按键 addr_in ── RAM 地址选择 ── dout ── JSQ ── din 回写 RAM JSQ 输出 ── SMG 七段译码 ── hex_b/hex_s/hex_g ── 数码管这里有个容易忽略的点RAM 的读写时钟用的是 1MHz 而不是 50MHz原因是题目要求「时钟频率 1MHz」存储阵列的存取动作要跟这个节拍对齐否则读写时序和计数节拍对不上仿真波形会乱。计数器则必须用 1Hz因为「计数器计数频率 1Hz」意味着每秒只加一。两个时钟同源不同频这是整个设计的第一道坎。2.2 分频模块50MHz 怎么切出 1MHz 和 1Hz分频模块FPQ用两个独立计数器分别产生 1MHz 和 1Hz。1MHz 的做法是每计满 25 个 50MHz 周期翻转一次输出得到 25MHz不对——这里源码写的是cnt1 5d25翻转实际得到的是 50MHz/(251)/2 ≈ 0.96MHz严格说不是精确 1MHz。这是课程设计里常见的近似处理因为 50/1 不是整数倍关系精确分频需要 50 分频再取占空比源码选择了「够用就行」的简化写法。1Hz 则是计满 25,000,000 个周期翻转50MHz/25M/2 1Hz这个是准的。module FPQ(clk, clk_1hz, clk_1mhz, reset); input clk, reset; output clk_1hz, clk_1mhz; reg clk_1hz, clk_1mhz; reg [29:0] cnt; // 1Hz 分频计数器需容纳 25,000,000 reg [4:0] cnt1; // 1MHz 分频计数器5 位足够 always (posedge clk, negedge reset) begin if (!reset) begin clk_1mhz 0; cnt1 5d0; end else if (cnt1 5d25) begin cnt1 5b0; clk_1mhz ~clk_1mhz; // 每 26 个周期翻转一次 end else cnt1 cnt1 1b1; end always (posedge clk, negedge reset) begin if (!reset) begin clk_1hz 0; cnt 30d0; end else if (cnt 30d2500_0000) begin cnt 30b0; clk_1hz ~clk_1hz; // 50MHz / 25M / 2 1Hz end else cnt cnt 1b1; end endmodule参数说明cnt位宽 30 位因为 25,000,000 需要 25 位二进制留余量到 30 位cnt15 位对应 0~31够计到 25。复位是低电平有效、异步复位negedge reset写在敏感列表里。这里用阻塞赋值给clk_1mhz和clk_1hz严格说时序逻辑该用但分频输出直接驱动下游时钟阻塞赋值在仿真里也能跑综合工具会按寄存器处理。如果你要改成精确 1MHz把cnt1 5d25改成cnt1 5d24得到 50/25/21MHz这是最省事的修正。2.3 RAM 模块10×8 存储阵列的读写控制RAM 模块是整个设计的核心存储体声明为reg [7:0] mem[10:1]10 个地址、每个 8 位。复位时把 1~10 预置进 10 个单元这就是题目说的「由 RAM 的数据端在 10 个地址中预置八位初值」。读写用wr和rd两个使能信号互斥控制wr1 rd0时写入rd1 wr0时读出。module ram(wr, rd, reset, dout, clk_1mhz, din, addr_in); input wr, rd, reset, clk_1mhz; input [3:0] addr_in; // 4 位地址可寻址 0~15实际用 1~10 input [7:0] din; output [7:0] dout; reg [7:0] dout; reg [7:0] mem[10:1]; // 10 个 8 位存储单元 always (posedge clk_1mhz, negedge reset) begin if (!reset) begin mem[1]8d1; mem[2]8d2; mem[3]8d3; mem[4]8d4; mem[5]8d5; mem[6]8d6; mem[7]8d7; mem[8]8d8; mem[9]8d9; mem[10]8d10; end else if (wr 1 rd 0) mem[addr_in] din; // 写计数结果回存 else if (rd 1 wr 0) dout mem[addr_in]; // 读取出初值或当前值 end endmodule注意addr_in声明成 4 位但mem索引范围是 1~10如果按键切到 0 或 11~15会越界访问仿真时可能读到 X。稳妥做法是在地址切换逻辑里做钳位或者把mem扩到[15:0]并在复位时把 11~15 也填上默认值。另外这个「双口」在源码里其实是单时钟、单地址的伪双口——读写共用addr_in真正的双口 RAM 应该有独立的读地址和写地址两条线。题目原文写「双口 RAM 由一个地址切换键按顺序切换 1~10 个地址端口」说明设计意图是分时复用同一地址线所以这里不算错但你要心里清楚它和 Xilinx/Altera 原语里的 true dual-port 不是一回事。2.4 计数模块与显示模块从 8 位二进制到三位十进制计数模块JSQ在 1Hz 时钟上升沿工作count_reset有效时把 RAM 读出的dout装进din作为初值start1 stop0时自增计到 255 回绕到 0。这里有个细节din既是输出又是内部寄存器dout是输入方向命名有点反直觉读代码时别被绕晕。module JSQ(dout, start, stop, din, clk_1hz, count_reset); output [7:0] din; input [7:0] dout; input start, stop, clk_1hz, count_reset; reg [7:0] din; always (posedge clk_1hz) begin if (!count_reset) din dout; // 装载 RAM 中的初值 else if (din 8d255) din 8d0; // 8 位满量程回绕 else if (start 1 stop 0) din din 1; // 正常计数 else din din; // 暂停保持 end endmodule显示模块SMG把 8 位二进制拆成百位、十位、个位三个 4 位 BCD再查七段码表输出。源码里dout_b dout/100、dout_s dout/10、dout_g dout%10注意dout_s取的是/10而不是%100/10当dout123时dout_s12查表只取低 4 位即 12 的低 4 位是 12 本身case 里没有 12 这个分支会落到 default 显示 0——这是个隐藏 bug正确写法应该是(dout/10)%10。七段码表用的是共阳极编码8hC0对应 0、8hF9对应 1和开发板上数码管的共阳/共阴接法要对上接反了显示全是乱码。// 修正后的位拆分 dout_b dout / 100; // 百位 dout_s (dout / 10) % 10; // 十位必须再取模 dout_g dout % 10; // 个位3. 从源码到板子Modelsim 前仿真、Quartus II 综合与引脚分配3.1 激励文件怎么写才能覆盖读写切换激励模块count_ram_test用initial块按时间片驱动各个控制信号always #20 clk ~clk产生 50MHz 时钟周期 40ns对应 25MHz这里#20翻转一次周期 40ns 即 25MHz和题目 50MHz 有出入仿真够用但不精确。激励序列大致是先复位、给地址 6、拉高rd读初值然后start1开始计数中途切count_reset装载再切stop暂停、wr1回存最后反复切换 start/stop 观察保持行为。initial begin clk0; reset0; count_reset0; stop0; start1; rd0; wr0; #20 addr_in4d6; // 选中第 6 路 #50 rd1; // 读使能取出初值 6 #100 start1; // 开始计数 #2000 count_reset1; // 释放装载进入正常计数 #10000 start0; stop1; rd0; wr1; // 暂停并回存 #4000 start0; wr0; rd1; // 切回读模式 #2000 stop1; start0; #1000 stop0; start1; // 恢复计数 end always #20 clk ~clk;跑仿真时重点看三处波形clk_1hz的翻转周期是不是 1 秒仿真里可以缩短cnt阈值加速、dout在rd拉高后是否等于对应地址的初值、din在stop拉高后是否保持不再自增。如果dout一直是 X多半是addr_in越界或mem没初始化如果din不装载检查count_reset的极性——源码里!count_reset才装载也就是低电平装载和直觉相反。3.2 Quartus II 工程建立与引脚约束Quartus II 里新建工程器件选 Cyclone II 系列的 EP2C35F672C6对应 2C35、672 引脚 FineLine BGA 封装顶层实体填综合模块名。把五个.v文件全部加入工程顶层设为综合模块。然后打开 Pin Planner按题目给的引脚表逐个分配clk到PIN_N2、addr_in[0..3]到PIN_U3/U4/V1/V2、count_reset到PIN_N23、reset到PIN_G26、start到PIN_N26、stop到PIN_P25、wr到PIN_AE14、rd到PIN_N25三组七段码hex_b/hex_s/hex_g各 7 位按表分配。分配完先跑 Analysis Synthesis看有没有 latch 推断警告——SMG模块里always (dout)是组合逻辑case 有 default 分支所以不会推 latch但JSQ里din din这种自赋值在综合时可能被优化掉需要确认综合报告里寄存器数量符合预期8 位计数器 分频计数器约 40 个触发器。布局布线后看时序报告50MHz 主时钟约束下 setup/hold 是否满足1Hz 和 1MHz 是分频出来的派生时钟Quartus 默认按主时钟分析一般不会报违例。3.3 上板验证的观察顺序下载到板子后别急着按所有键按这个顺序验证先按reset复位数码管应显示某个初值取决于addr_in当前值按地址切换键显示值应在 1~10 之间跳变按start显示值开始每秒加一按stop值停住再按start继续。如果显示不跳先用示波器或逻辑分析仪量clk_1hz引脚可以临时分配到空闲 I/O确认分频真的出了 1Hz如果跳但显示乱码检查七段码共阳/共阴和引脚顺序。提示源码里综合模块的端口名和子模块例化名有拼写不一致FPQAvsFPQ、RamBvsram、JSQCvsJSQQuartus 会按例化名找模块名字对不上会报「cant find design entity」。统一改成和模块定义一致的名字再编译。4. 避坑与排查这份课设源码里最容易翻车的五个地方4.1 现象仿真波形里dout全是红色 X原因addr_in是 4 位能取到 0 和 11~15而mem只声明了[10:1]越界地址读到未初始化区域。解决在 RAM 模块里把mem扩成[15:0]复位时把 0 和 11~15 也填 0或者在地址切换逻辑里加钳位if (addr_in 0) addr_in 1; if (addr_in 10) addr_in 10;。4.2 现象数码管十位永远显示 0原因dout_s dout/10没有对 10 取模当计数值到 20 以上时dout_s是 2、3…12case 语句只覆盖 0~910 以上落到 default 显示 0。解决改成dout_s (dout/10) % 10这是源码里最实在的一个 bug改一行就好。4.3 现象综合报「multiple drivers」或计数器行为异常原因JSQ模块里din同时被声明为output和reg又在always块里被赋值如果顶层例化时din还连到 RAM 的din输出就形成多驱动。解决把计数器的输出和 RAM 的输入之间的连线在顶层用独立 wire 连接确保每个 net 只有一个驱动源din在JSQ内部只作为寄存器对外输出用另一个端口名。4.4 现象上板后计数飞快根本不是 1Hz原因分频模块的cnt阈值写的是30d2500_0000但开发板晶振如果是 27MHz 而不是 50MHz1Hz 就变成约 1.85Hz。解决先确认板子实际晶振频率按f_clk/2重算阈值27MHz 对应13_500_000。另外cnt1 5d25得到的也不是精确 1MHz要精确就改成 24。4.5 现象后仿真通过但下载后按键无反应原因引脚分配表里的按键引脚和实际板子丝印对不上或者按键是低有效而代码按高有效处理。解决查开发板原理图确认按键按下时电平是高还是低在顶层加反相或改判断条件引脚分配后用 Quartus 的 Pin Planner 导出报告和原理图逐一对一遍别凭记忆填。5. 二次开发把「课设级」代码改成能复用的计数器阵列这份源码跑通不难但要拿去二次开发第一件事是修掉三个硬伤十位取模、地址越界、模块例化名不一致。修完之后我一般会做两个方向的改造。第一个方向是把「单地址分时复用」升级成真正的双口结构——读地址和写地址分开读口专门给显示模块扫描用写口专门给计数回存用这样显示刷新和计数写入不再抢同一个地址线10 路计数器可以同时跑、同时显示而不是按键切一路看一路。改造时把ram模块的端口改成addr_rd和addr_wr两组内部用两个always块分别处理读和写注意读写的时钟域要一致否则跨时钟域会出亚稳态。第二个方向是把分频参数化。现在2500_0000和25是写死的换一块 27MHz 或 100MHz 的板子就得手改。我习惯在顶层加两个parametermodule top #( parameter CLK_FREQ 50_000_000, // 板载晶振频率 parameter CNT_FREQ 1 // 目标计数频率 )( input clk, reset, start, stop, wr, rd, input [3:0] addr_in, output [7:0] hex_b, hex_s, hex_g ); localparam DIV_1HZ CLK_FREQ / (2 * CNT_FREQ); localparam DIV_1MHZ CLK_FREQ / (2 * 1_000_000); // 分频模块内部用 DIV_1HZ / DIV_1MHZ 替代硬编码阈值 endmodule这样换板子只改一个CLK_FREQ参数综合前在 Quartus 的 Parameters 里覆盖即可。验证方法也简单改完参数先跑 Modelsim把DIV_1HZ临时改小到 10 看波形翻转对不对确认逻辑无误再改回真实值综合能省掉大量等布局布线的时间。还有一个值得做的技巧是把七段码表抽成函数或case之外的查找表现在三个位各写一遍case改一个码值要改三处容易漏。抽成function [7:0] seg7(input [3:0] bcd)之后三个位共用一份译码逻辑综合面积还能小一点。我当初第一次做这个课设时就是十位那个取模 bug 让我在数码管前蹲了半个下午波形怎么看都对、板子上就是不对最后逐行对代码才发现少了个%10。从那以后我每次写完位拆分逻辑都强制在仿真里把计数值打到 99、100、123 这几个边界点各看一眼显示再上板。希望这些踩过的坑能帮你少走一段弯路。本文还有配套的精品资源点击获取
简介这份文档面向电子信息、自动化等专业学习FPGA课程设计的学生围绕“用10×8双口RAM实现10个8位计数器”这一典型赛题展开解决从需求分析到功能验证的完整设计链路问题。压缩包内仅含1个doc文件约165KB以课程设计报告形式组织涵盖任务与目的、软硬件环境、技术规范与引脚定义、总体设计方案、计数器/分频/RAM/显示四个模块的详细设计、功能验证方案以及源代码、仿真激励、前仿真截图、综合布局布线报告和引脚分布等内容。已有1485人学习适合需要参考完整报告框架、理解分频与双口RAM读写时序、对照Modelsim与Quartus II验证流程的读者可据此快速搭建自顶向下的Verilog设计思路并完成课程设计文档撰写。1. 从一块 Cyclone II 开发板说起10×8 双口 RAM 怎么把 10 个计数器塞进一个存储阵列手头这块 Cyclone II 2C35 开发板50MHz 晶振、几颗按键、几组七段数码管是很多 FPGA 课程设计的标配。这次要做的题目是「采用 RAM 实现计数器及 FPGA 功能验证」——听起来像把两个不相干的东西硬凑一起实际拆开看它考的是你对存储阵列复用和多时钟域分频的理解用一片 10×8 的双口 RAM 承载 10 个 8 位计数器初值 1~10主时钟 1MHz计数节拍 1Hz按键切换地址选通某一路计数结果数码管把 8 位二进制译成三位十进制显示。整套设计用 Verilog_HDL 写Modelsim 做前仿真和后仿真Quartus II 做综合与引脚分配。适合刚学完 Verilog、想第一次把「分频 存储 计数 显示」串成完整数据通路的同学也适合想回头补数字系统时序基本功的开发者。2. 系统架构拆解四个模块如何串成一条数据通路2.1 自顶向下的模块划分与信号流这个设计的骨架非常清晰四个功能模块加一个顶层例化信号流是单向的时钟进来先分频分频出的 1MHz 喂给 RAM 做读写节拍1Hz 喂给计数器做秒计数RAM 的输出dout接到计数器的初值输入din计数器的输出又回写到 RAM 的din形成「读初值 → 计数 → 暂停回存」的闭环最后计数结果送显示模块译码。顶层模块把这几根线连起来对外只暴露按键、时钟和数码管引脚。clk(50MHz) ── FPQ 分频 ── clk_1mhz ── RAM 读写节拍 └── clk_1hz ── JSQ 计数节拍 按键 addr_in ── RAM 地址选择 ── dout ── JSQ ── din 回写 RAM JSQ 输出 ── SMG 七段译码 ── hex_b/hex_s/hex_g ── 数码管这里有个容易忽略的点RAM 的读写时钟用的是 1MHz 而不是 50MHz原因是题目要求「时钟频率 1MHz」存储阵列的存取动作要跟这个节拍对齐否则读写时序和计数节拍对不上仿真波形会乱。计数器则必须用 1Hz因为「计数器计数频率 1Hz」意味着每秒只加一。两个时钟同源不同频这是整个设计的第一道坎。2.2 分频模块50MHz 怎么切出 1MHz 和 1Hz分频模块FPQ用两个独立计数器分别产生 1MHz 和 1Hz。1MHz 的做法是每计满 25 个 50MHz 周期翻转一次输出得到 25MHz不对——这里源码写的是cnt1 5d25翻转实际得到的是 50MHz/(251)/2 ≈ 0.96MHz严格说不是精确 1MHz。这是课程设计里常见的近似处理因为 50/1 不是整数倍关系精确分频需要 50 分频再取占空比源码选择了「够用就行」的简化写法。1Hz 则是计满 25,000,000 个周期翻转50MHz/25M/2 1Hz这个是准的。module FPQ(clk, clk_1hz, clk_1mhz, reset); input clk, reset; output clk_1hz, clk_1mhz; reg clk_1hz, clk_1mhz; reg [29:0] cnt; // 1Hz 分频计数器需容纳 25,000,000 reg [4:0] cnt1; // 1MHz 分频计数器5 位足够 always (posedge clk, negedge reset) begin if (!reset) begin clk_1mhz 0; cnt1 5d0; end else if (cnt1 5d25) begin cnt1 5b0; clk_1mhz ~clk_1mhz; // 每 26 个周期翻转一次 end else cnt1 cnt1 1b1; end always (posedge clk, negedge reset) begin if (!reset) begin clk_1hz 0; cnt 30d0; end else if (cnt 30d2500_0000) begin cnt 30b0; clk_1hz ~clk_1hz; // 50MHz / 25M / 2 1Hz end else cnt cnt 1b1; end endmodule参数说明cnt位宽 30 位因为 25,000,000 需要 25 位二进制留余量到 30 位cnt15 位对应 0~31够计到 25。复位是低电平有效、异步复位negedge reset写在敏感列表里。这里用阻塞赋值给clk_1mhz和clk_1hz严格说时序逻辑该用但分频输出直接驱动下游时钟阻塞赋值在仿真里也能跑综合工具会按寄存器处理。如果你要改成精确 1MHz把cnt1 5d25改成cnt1 5d24得到 50/25/21MHz这是最省事的修正。2.3 RAM 模块10×8 存储阵列的读写控制RAM 模块是整个设计的核心存储体声明为reg [7:0] mem[10:1]10 个地址、每个 8 位。复位时把 1~10 预置进 10 个单元这就是题目说的「由 RAM 的数据端在 10 个地址中预置八位初值」。读写用wr和rd两个使能信号互斥控制wr1 rd0时写入rd1 wr0时读出。module ram(wr, rd, reset, dout, clk_1mhz, din, addr_in); input wr, rd, reset, clk_1mhz; input [3:0] addr_in; // 4 位地址可寻址 0~15实际用 1~10 input [7:0] din; output [7:0] dout; reg [7:0] dout; reg [7:0] mem[10:1]; // 10 个 8 位存储单元 always (posedge clk_1mhz, negedge reset) begin if (!reset) begin mem[1]8d1; mem[2]8d2; mem[3]8d3; mem[4]8d4; mem[5]8d5; mem[6]8d6; mem[7]8d7; mem[8]8d8; mem[9]8d9; mem[10]8d10; end else if (wr 1 rd 0) mem[addr_in] din; // 写计数结果回存 else if (rd 1 wr 0) dout mem[addr_in]; // 读取出初值或当前值 end endmodule注意addr_in声明成 4 位但mem索引范围是 1~10如果按键切到 0 或 11~15会越界访问仿真时可能读到 X。稳妥做法是在地址切换逻辑里做钳位或者把mem扩到[15:0]并在复位时把 11~15 也填上默认值。另外这个「双口」在源码里其实是单时钟、单地址的伪双口——读写共用addr_in真正的双口 RAM 应该有独立的读地址和写地址两条线。题目原文写「双口 RAM 由一个地址切换键按顺序切换 1~10 个地址端口」说明设计意图是分时复用同一地址线所以这里不算错但你要心里清楚它和 Xilinx/Altera 原语里的 true dual-port 不是一回事。2.4 计数模块与显示模块从 8 位二进制到三位十进制计数模块JSQ在 1Hz 时钟上升沿工作count_reset有效时把 RAM 读出的dout装进din作为初值start1 stop0时自增计到 255 回绕到 0。这里有个细节din既是输出又是内部寄存器dout是输入方向命名有点反直觉读代码时别被绕晕。module JSQ(dout, start, stop, din, clk_1hz, count_reset); output [7:0] din; input [7:0] dout; input start, stop, clk_1hz, count_reset; reg [7:0] din; always (posedge clk_1hz) begin if (!count_reset) din dout; // 装载 RAM 中的初值 else if (din 8d255) din 8d0; // 8 位满量程回绕 else if (start 1 stop 0) din din 1; // 正常计数 else din din; // 暂停保持 end endmodule显示模块SMG把 8 位二进制拆成百位、十位、个位三个 4 位 BCD再查七段码表输出。源码里dout_b dout/100、dout_s dout/10、dout_g dout%10注意dout_s取的是/10而不是%100/10当dout123时dout_s12查表只取低 4 位即 12 的低 4 位是 12 本身case 里没有 12 这个分支会落到 default 显示 0——这是个隐藏 bug正确写法应该是(dout/10)%10。七段码表用的是共阳极编码8hC0对应 0、8hF9对应 1和开发板上数码管的共阳/共阴接法要对上接反了显示全是乱码。// 修正后的位拆分 dout_b dout / 100; // 百位 dout_s (dout / 10) % 10; // 十位必须再取模 dout_g dout % 10; // 个位3. 从源码到板子Modelsim 前仿真、Quartus II 综合与引脚分配3.1 激励文件怎么写才能覆盖读写切换激励模块count_ram_test用initial块按时间片驱动各个控制信号always #20 clk ~clk产生 50MHz 时钟周期 40ns对应 25MHz这里#20翻转一次周期 40ns 即 25MHz和题目 50MHz 有出入仿真够用但不精确。激励序列大致是先复位、给地址 6、拉高rd读初值然后start1开始计数中途切count_reset装载再切stop暂停、wr1回存最后反复切换 start/stop 观察保持行为。initial begin clk0; reset0; count_reset0; stop0; start1; rd0; wr0; #20 addr_in4d6; // 选中第 6 路 #50 rd1; // 读使能取出初值 6 #100 start1; // 开始计数 #2000 count_reset1; // 释放装载进入正常计数 #10000 start0; stop1; rd0; wr1; // 暂停并回存 #4000 start0; wr0; rd1; // 切回读模式 #2000 stop1; start0; #1000 stop0; start1; // 恢复计数 end always #20 clk ~clk;跑仿真时重点看三处波形clk_1hz的翻转周期是不是 1 秒仿真里可以缩短cnt阈值加速、dout在rd拉高后是否等于对应地址的初值、din在stop拉高后是否保持不再自增。如果dout一直是 X多半是addr_in越界或mem没初始化如果din不装载检查count_reset的极性——源码里!count_reset才装载也就是低电平装载和直觉相反。3.2 Quartus II 工程建立与引脚约束Quartus II 里新建工程器件选 Cyclone II 系列的 EP2C35F672C6对应 2C35、672 引脚 FineLine BGA 封装顶层实体填综合模块名。把五个.v文件全部加入工程顶层设为综合模块。然后打开 Pin Planner按题目给的引脚表逐个分配clk到PIN_N2、addr_in[0..3]到PIN_U3/U4/V1/V2、count_reset到PIN_N23、reset到PIN_G26、start到PIN_N26、stop到PIN_P25、wr到PIN_AE14、rd到PIN_N25三组七段码hex_b/hex_s/hex_g各 7 位按表分配。分配完先跑 Analysis Synthesis看有没有 latch 推断警告——SMG模块里always (dout)是组合逻辑case 有 default 分支所以不会推 latch但JSQ里din din这种自赋值在综合时可能被优化掉需要确认综合报告里寄存器数量符合预期8 位计数器 分频计数器约 40 个触发器。布局布线后看时序报告50MHz 主时钟约束下 setup/hold 是否满足1Hz 和 1MHz 是分频出来的派生时钟Quartus 默认按主时钟分析一般不会报违例。3.3 上板验证的观察顺序下载到板子后别急着按所有键按这个顺序验证先按reset复位数码管应显示某个初值取决于addr_in当前值按地址切换键显示值应在 1~10 之间跳变按start显示值开始每秒加一按stop值停住再按start继续。如果显示不跳先用示波器或逻辑分析仪量clk_1hz引脚可以临时分配到空闲 I/O确认分频真的出了 1Hz如果跳但显示乱码检查七段码共阳/共阴和引脚顺序。提示源码里综合模块的端口名和子模块例化名有拼写不一致FPQAvsFPQ、RamBvsram、JSQCvsJSQQuartus 会按例化名找模块名字对不上会报「cant find design entity」。统一改成和模块定义一致的名字再编译。4. 避坑与排查这份课设源码里最容易翻车的五个地方4.1 现象仿真波形里dout全是红色 X原因addr_in是 4 位能取到 0 和 11~15而mem只声明了[10:1]越界地址读到未初始化区域。解决在 RAM 模块里把mem扩成[15:0]复位时把 0 和 11~15 也填 0或者在地址切换逻辑里加钳位if (addr_in 0) addr_in 1; if (addr_in 10) addr_in 10;。4.2 现象数码管十位永远显示 0原因dout_s dout/10没有对 10 取模当计数值到 20 以上时dout_s是 2、3…12case 语句只覆盖 0~910 以上落到 default 显示 0。解决改成dout_s (dout/10) % 10这是源码里最实在的一个 bug改一行就好。4.3 现象综合报「multiple drivers」或计数器行为异常原因JSQ模块里din同时被声明为output和reg又在always块里被赋值如果顶层例化时din还连到 RAM 的din输出就形成多驱动。解决把计数器的输出和 RAM 的输入之间的连线在顶层用独立 wire 连接确保每个 net 只有一个驱动源din在JSQ内部只作为寄存器对外输出用另一个端口名。4.4 现象上板后计数飞快根本不是 1Hz原因分频模块的cnt阈值写的是30d2500_0000但开发板晶振如果是 27MHz 而不是 50MHz1Hz 就变成约 1.85Hz。解决先确认板子实际晶振频率按f_clk/2重算阈值27MHz 对应13_500_000。另外cnt1 5d25得到的也不是精确 1MHz要精确就改成 24。4.5 现象后仿真通过但下载后按键无反应原因引脚分配表里的按键引脚和实际板子丝印对不上或者按键是低有效而代码按高有效处理。解决查开发板原理图确认按键按下时电平是高还是低在顶层加反相或改判断条件引脚分配后用 Quartus 的 Pin Planner 导出报告和原理图逐一对一遍别凭记忆填。5. 二次开发把「课设级」代码改成能复用的计数器阵列这份源码跑通不难但要拿去二次开发第一件事是修掉三个硬伤十位取模、地址越界、模块例化名不一致。修完之后我一般会做两个方向的改造。第一个方向是把「单地址分时复用」升级成真正的双口结构——读地址和写地址分开读口专门给显示模块扫描用写口专门给计数回存用这样显示刷新和计数写入不再抢同一个地址线10 路计数器可以同时跑、同时显示而不是按键切一路看一路。改造时把ram模块的端口改成addr_rd和addr_wr两组内部用两个always块分别处理读和写注意读写的时钟域要一致否则跨时钟域会出亚稳态。第二个方向是把分频参数化。现在2500_0000和25是写死的换一块 27MHz 或 100MHz 的板子就得手改。我习惯在顶层加两个parametermodule top #( parameter CLK_FREQ 50_000_000, // 板载晶振频率 parameter CNT_FREQ 1 // 目标计数频率 )( input clk, reset, start, stop, wr, rd, input [3:0] addr_in, output [7:0] hex_b, hex_s, hex_g ); localparam DIV_1HZ CLK_FREQ / (2 * CNT_FREQ); localparam DIV_1MHZ CLK_FREQ / (2 * 1_000_000); // 分频模块内部用 DIV_1HZ / DIV_1MHZ 替代硬编码阈值 endmodule这样换板子只改一个CLK_FREQ参数综合前在 Quartus 的 Parameters 里覆盖即可。验证方法也简单改完参数先跑 Modelsim把DIV_1HZ临时改小到 10 看波形翻转对不对确认逻辑无误再改回真实值综合能省掉大量等布局布线的时间。还有一个值得做的技巧是把七段码表抽成函数或case之外的查找表现在三个位各写一遍case改一个码值要改三处容易漏。抽成function [7:0] seg7(input [3:0] bcd)之后三个位共用一份译码逻辑综合面积还能小一点。我当初第一次做这个课设时就是十位那个取模 bug 让我在数码管前蹲了半个下午波形怎么看都对、板子上就是不对最后逐行对代码才发现少了个%10。从那以后我每次写完位拆分逻辑都强制在仿真里把计数值打到 99、100、123 这几个边界点各看一眼显示再上板。希望这些踩过的坑能帮你少走一段弯路。本文还有配套的精品资源点击获取
核心概念与实战解析)
