OFDM这个题目我在不同项目里反复咀嚼过好几遍。第一次把发射链路搬到FPGA上时仿真波形漂亮得挑不出毛病星座图干净、EVM不到1%结果上板实测误码率直接爆表后来一点点往回捋才发现问题根本不在算法层而是定点位宽在IFFT第三级就已经溢出这种在浮点仿真里永远暴露不出来的细节。OFDM核心原理与工程实现这条链路从IFFT的数学等价性到子载波间隔与采样率的锁定关系再到FPGA上每一级流水线的位宽规划中间隔着大量只在硬件上才会浮现的坑。这篇内容会把整条链路拆开讲前半段用最直白的方式说清楚为什么一个IFFT就能顶掉几百个正交调制器后半段进入参数设计、RTL架构、定点量化、同步捕获和验证闭环。适合已经懂一点数字通信、正准备把OFDM从脚本搬到板子上的朋友也适合已经上板但被EVM和误码率折腾得怀疑人生的同行对照排查。1. 为什么OFDM的调制器本质上就是一台IFFT机器1.1 从并行调制到一次逆变换的等价推导大部分人第一次接触OFDM时的直觉是这样的既然有N个子载波那就应该准备N个本振、N个乘法器、N个加法器把N路数据分别搬移到各自的频点上再叠加。这个思路在模拟时代确实是这么做的代价是硬件规模随子载波数线性膨胀N2048的时候基本没法看。真正的转折点在于一个数学事实当子载波间隔和符号周期满足特定关系时这N次调制加求和等价于一次离散傅里叶逆变换。推导过程其实很短但值得一步步走完。设第k个子载波承载的复符号为 X[k]子载波间隔为 Δf那么连续时间的OFDM符号可以写成 x(t) Σₖ X[k]·exp(j2πkΔf·t)k 从 0 到 N-1。现在用采样率 fₛ 对它采样采样点在 t n/fₛ。关键的一步来了如果我们让 fₛ N·Δf也就是采样率正好等于子载波间隔乘以子载波数那么 t n/(N·Δf)代入指数项得到 exp(j2πkn/N)。于是 x[n] Σₖ X[k]·exp(j2πkn/N)这正是标准的N点逆离散傅里叶变换表达式只差一个 1/N 的归一化因子。这个等价关系的杀伤力在于它把2048个并行调制器压缩成了一个2048点的IFFT核。而且这个IFFT核在现代FPGA里可以做成全流水线结构每个时钟周期吞吐一个甚至多个样点。N越大这个等价带来的收益越明显——因为DFT有快速算法复杂度从 O(N²) 降到 O(N log N)N2048时是几个数量级的差距。1.2 正交性到底靠什么保证不是数学巧合是刻意设计很多人把子载波之间的正交性当成一个天然成立的性质实际上它是被采样率和符号长度联手锁死的。两个子载波 k₁ 和 k₂ 在一个符号周期 T 上做内积结果正比于 ∫₀ᵀ exp(j2π(k₁-k₂)Δf·t)dt。当 (k₁-k₂)Δf·T 是整数且非零时这个积分严格为零。而 Δf·T 1 正是OFDM的基本约束——子载波间隔必须等于符号长度的倒数。这里有个容易被忽略的工程含义Δf 和 T 不是两个可以独立调的参数它们互为倒数。你想让符号变长提升频谱效率、抵抗多径子载波间隔就必须变小你想让子载波间隔变大抵抗多普勒符号就得变短。后面讲参数设计时这个约束会反复出现。从采样角度看正交性还有一层含义N个采样点构成的一个符号其离散频谱正好落在N个离散频点上每个频点对应一个子载波。也就是说IFFT的输出天然就是每个子载波在采样点上的投影之和不存在频谱泄漏的问题——前提是收发两端对N、Δf、fₛ 这三个数的理解完全一致哪怕差一点点正交性就崩了。1.3 CP不是浪费带宽是把线性卷积掰成循环卷积的道具到这里有个绕不开的问题IFFT/FFT在数学上处理的是循环卷积而真实信道是线性卷积。多径会让前一个符号的尾巴拖到后一个符号上产生符号间干扰。直接在接收端做FFT得到的是一堆被污染的频域数据均衡器根本没法用——因为线性卷积在频域对应的是频域卷积不是一个可以逐点相除的对角矩阵。循环前缀就是解决这个矛盾的手段。发送端把符号末尾的L个样点复制到符号开头接收端把这L个点直接丢掉。这么做之后剩下的N个样点看到的信道响应正好等于原序列与信道冲激响应的循环卷积。条件只有一个L必须大于等于信道冲激响应的有效长度。满足这个条件时线性卷积的拖尾完全落在被丢弃的CP区间里主体部分被卷回了符号头部循环卷积成立。代价也很直接CP占用的功率和带宽是纯开销。CP长度L相对FFT长度N的比值 L/(NL)就是这部分效率损失。N2048、L144时大约是6.6%看起来可以接受但如果你的应用场景多径很短却盲目照抄大CP那这部分开销就是白扔的。反过来CP估短了多径尾巴压不住误码率会以一种非常难排查的方式劣化——因为星座图上看起来只是噪声变大了一点很容易被误判成射频问题。提示判断CP是否够用最直接的办法是在接收端观察信道估计的时域冲激响应看能量是否在CP窗口内基本收敛。如果冲激响应明显拖到窗口外说明CP不够这时候调均衡器是徒劳的。2. 参数表定下来之前先把这几个数算清楚2.1 子载波间隔、符号长度、采样率三者的死锁关系工程上最怕的就是参数表拍脑袋定等到RTL写完才发现采样率和IFFT点数对不上或者子载波间隔算出来不是整数赫兹。这三个参数的关系可以浓缩成一句话采样率 子载波间隔 × FFT点数而符号长度不含CP 1/子载波间隔。举个具体的量级目标带宽20 MHz选FFT点数2048那么子载波间隔取15 kHz采样率就是 2048 × 15 kHz 30.72 MHz。这个采样率比20 MHz带宽略高多出来的部分正好留给滤波器过渡带和频谱模板。反过来如果先定了采样率30.72 MHz想用1024点IFFT那子载波间隔就变成30 kHz符号长度减半对多普勒的容忍度提升但对多径的容忍度下降。这里有个实操上的硬约束子载波间隔最好是整数赫兹采样率最好是DAC参考时钟能整除的数。因为FPGA里的数控振荡器和重采样滤波器都希望工作在整数比上非整数比会引入额外的相位截断误差。我见过有项目为了凑一个看起来更整的带宽数字把子载波间隔定成13.7 kHz结果采样率变成28.0576 MHz锁相环配置怎么都调不干净最后还是回头改成了15 kHz。2.2 有效子载波数不等于FFT点数那些不干活的空位FFT点数2048不代表你能用2048个子载波传数据。实际配置里中间要留直流空位本振泄漏会污染直流附近的子载波两端要留保护带防止频谱泄漏超出模板还要划出一部分做导频。一个典型的配置是2048个位置里直流占1个左右保护带各占几十到上百个导频按固定间隔插入剩下的大约1200个才是真正承载数据的有效子载波。这个比例直接决定了实际吞吐。有效子载波数和FFT点数的比值加上CP开销构成了整体的频谱效率。2048点、1200个有效子载波、CP 144点的情况下效率大约是 1200/2048 × 2048/2192 ≈ 54.7%。也就是说标称20 MHz带宽实际数据速率对应的带宽只有11 MHz左右。这个数字在做链路预算时一定要心里有数不要拿标称带宽去算吞吐。导频的密度也是个权衡点。导频越密信道估计越准尤其在高多普勒场景下跟踪能力更强但导频占的是有效子载波的位置密度上去了吞吐就下来。常见的做法是每若干个符号插一个全导频符号用于初始估计和定时跟踪其余符号内部按固定子载波间隔插梳状导频用于频域跟踪。2.3 CP长度的估算多径时延扩展的两倍是个不错的起点CP长度没有精确公式只能估。基本逻辑是CP必须覆盖信道冲激响应的有效持续时间而这个持续时间约等于最大多径时延扩展。但只取1倍是不够的因为还要留出定时同步误差的余量、发射端滤波器拖尾的余量、以及收发两端采样时钟偏差累积的余量。我的经验值是取最大时延扩展的1.5到2倍。比如室内场景时延扩展大约100 nsCP取200 ns左右比较稳妥室外宏站场景时延扩展可能到2 μsCP就得取4 μs。换算成样点数200 ns在30.72 MHz采样率下是6个点实在太短实际项目中很少见到这么小的CP因为定时误差的余量都不止这点。更常见的做法是CP长度至少留出16到32个样点哪怕多径很短也要保证同步算法有足够的窗口。下面这张表是我在几个不同配置下实际用过的参数组合放在这里供对照参考场景标称带宽FFT点数采样率子载波间隔CP样点CP时长有效子载波室内短距10 MHz102415.36 MHz15 kHz724.69 μs600通用配置20 MHz204830.72 MHz15 kHz1444.69 μs1200高速移动20 MHz204830.72 MHz30 kHz1444.69 μs1200窄带长距5 MHz5127.68 MHz15 kHz648.33 μs300注意第三行和第一二行的区别同样是4.69 μs的CP时长子载波间隔翻倍意味着符号长度减半CP开销从6.6%涨到13.1%。这就是为什么高速移动场景的频谱效率天然吃亏——你必须在多普勒容忍度和CP开销之间选一个。注意CP长度一旦定下来就成了收发两端、上下行、所有帧结构都必须遵守的硬约定。改CP长度等于改帧格式前后版本不兼容。所以在项目初期宁可多留几个样点的余量后期想加回来比想减下去容易得多。3. FPGA上的IFFT链路从符号映射到天线口的每一级3.1 整条发射链的数据流与握手逻辑发射链路的完整数据流大致是比特输入 → 调制映射QPSK/16QAM/64QAM→ 子载波映射把有效子载波填到对应位置导频位置插导频其余填零→ IFFT → CP插入 → 削峰处理 → 插值滤波 → 上变频 → DAC。这条链路在FPGA里最容易被低估的不是算法而是流控。IFFT核通常是流水线结构输入输出速率一致但存在固定延迟而子载波映射这一级是批量的一个符号的所有子载波必须在同一时刻准备好。这两者的速率模型不匹配如果直接对接轻则丢数重则整个符号错位。标准的做法是在子载波映射和IFFT之间加一级双缓冲。映射模块把一整符号的数据写进一块BRAM写完置一个标志IFFT模块检测到标志后开始按序读取。双缓冲的意思是准备两块BRAM交替使用一块在写的时候另一块在读这样吞吐不会掉一半。控制逻辑上要特别注意读写指针的复位时机一定要跟符号边界对齐否则会出现半个符号的偏移——这种bug在仿真里因为初始状态干净可能看不出来上板跑几分钟就会错位一次。IFFT输出的样点是连续流接下来进CP插入。CP插入的实现方式有两种一种是把整个符号含CP先写进一块深度为 NL 的环形缓冲然后从CP起始位置开始读另一种是更省资源的做法只缓存尾部L个样点输出时先吐这L个点再吐完整符号。前者的好处是逻辑简单、时序好收敛后者省BRAM但对控制精度的要求高一些。3.2 IFFT核的选型流水线、突发、基4到底选哪个主流FPGA厂商都提供IFFT/FFT的IP核参数选项里有几个关键维度变换点数决定资源、数据格式定点/浮点/块浮点、架构流水线/突发/基2/基4、缩放策略。流水线架构每时钟处理一个样点吞吐最高代价是占用最多的乘法器和BRAM。对于N2048、30.72 MHz采样率的需求流水线架构是最省心的选择因为一个样点一个时钟周期的吞吐刚好匹配DAC速率不需要额外的速率转换。突发架构先攒够数据再集中计算资源占用少很多但吞吐是间歇性的需要前后级配合做速率匹配。这种架构适合采样率远低于时钟频率的场景比如采样率只有几MHz而FPGA跑在200 MHz突发架构能把资源省下来一半以上。基4与基2的区别在资源与延迟的权衡上。基4每级处理4个点级数是基2的一半延迟更低但每级的蝶形运算更复杂中间位宽增长也更快。N2048时基4大约需要 5.5 级实际实现一般是混合基基4为主末尾补一级基2。缩放策略是最容易踩坑的地方。IP核通常提供三种固定缩放每级右移固定位数、块浮点每级动态检测溢出并记录缩放因子、无缩放全靠位宽增长。固定缩放实现最简单但对信号动态范围要求苛刻——QAM信号的峰均比可能达到10 dB以上固定缩放如果按峰值设计那平均功率就被压得很低量化噪声占比上升如果按平均功率设计峰值就会溢出。块浮点是最常用的折中代价是要额外处理缩放因子的传递接收端或后续模块需要知道这个因子才能正确解调。3.3 CP插入、加窗与频谱成型让带外泄漏降下来CP插入本身不难难的是它和加窗的配合。OFDM符号在边界处是不连续的因为IFFT输出的首尾样点没有约束关系这种不连续会产生带外辐射表现为频谱模板边沿翘起来。解决办法是在CP区间内做时域加窗让符号的上升沿和下降沿平滑过渡。加窗的实现方式是符号末尾的若干样点和下一个符号CP开头的若干样点做加权交叉。具体的窗函数有升余弦、汉宁等滚降系数决定了过渡区的长度。滚降越长带外抑制越好但占用的CP样点越多。工程上通常取CP长度的1/4到1/2做过渡区比如CP 144点过渡区取32到72点。这里有个实操细节加窗需要下一个符号的前几个样点这意味着发射端必须至少缓存一个符号的提前量。在流水线结构里这靠双缓冲自然实现但如果为了省资源用了单缓冲就会在符号边界处卡一拍导致时序违例或者数据错位。我在这上面吃过一次亏单缓冲省了两块BRAM结果上板后发现频谱边沿始终有毛刺查了两天才定位到是窗函数取到了上一符号的残留数据。3.4 插值与上变频定点重采样的三个陷阱IFFT输出的采样率是30.72 MHz但DAC往往跑在更高的速率比如122.88 MHz正好是4倍所以需要插值。插值滤波器的选型要考虑过渡带宽度和资源。4倍插值通常拆成两级先2倍插值配一个半带滤波器再2倍插值配一个补偿滤波器。半带滤波器的好处是有一半系数为零乘法器数量减半。三个常见陷阱第一插值后的功率归一化。插值滤波器有增益如果按单位增益设计插值后幅度会放大如果不处理后级DAC满量程就会被削顶。必须在滤波器系数里预先补偿这个增益或者在后级加一个可配置的移位。第二群延迟的累积。每一级滤波器都有群延迟多级串联后总延迟可能达到几十个样点。这个延迟在TDD系统里会影响收发切换的定时在需要精确时间对齐的场景比如定位里更是致命。设计时要把每级延迟算清楚并写进时序预算表。第三数控振荡器的相位截断。上变频靠一个复数乘法器乘以 exp(j2πf_c·n/fₛ)相位累加器的位宽决定了频率分辨率但截断到查找表地址时会引入相位噪声。位宽取得太小时边带会出现明显的杂散。经验值是相位累加器至少32位查找表地址取12到14位配合抖动注入可以把杂散压到-80 dBc以下。4. 定点化OFDM工程里最容易翻车的地方4.1 IFFT各级的位宽增长得一级一级算浮点仿真里所有变量都是双精度怎么写都不会溢出。RTL里每一个寄存器都是固定位宽溢出了就是硬削顶星座图会以一种看起来像噪声的方式崩掉。IFFT的位宽增长规律是每级蝶形运算输出幅度最坏情况翻倍也就是位宽加1。N2048的基4混合结构大约有6级理论上最坏情况要加6位。但实际上不可能按最坏情况设计因为所有子载波同相叠加的概率极低——这正是OFDM的PAPR问题。工程上的做法是统计法用大量随机QAM符号跑定点仿真统计IFFT输出超过某阈值的概率把阈值定在99.99%分位上允许极低概率的削顶。具体到数字输入12位有符号QAM映射后的星座点经过统计确定的中间位宽增长通常是3到4位输出取15到16位。这个3到4位而不是6位就是统计设计省下来的资源。块浮点模式下每一级的缩放因子要逐级记录下来。如果后面有削峰模块需要知道绝对幅度就得把这些缩放因子累乘还原。这一步如果漏了削峰阈值就会失效——模块以为自己在削-6 dB的峰实际削的是-12 dB信号被削得七零八落。4.2 量化噪声与EVM的关系算一遍就心里有数EVM是OFDM发射机最核心的指标。量化噪声对EVM的贡献可以用一个近似公式估算SQNR ≈ 6.02 × B 1.76 dB其中B是有效位数。但这个公式假设量化噪声均匀分布在整个奈奎斯特带宽内而OFDM信号只占其中一部分所以要加上一个修正项 10·log10(过采样率)。举个例子16位输出、4倍过采样SQNR ≈ 6.02×16 1.76 10·log10(4) ≈ 96.3 6 102.3 dB。换算成EVM大约-102 dB远低于64QAM要求的-30 dB左右。看起来余量巨大但这是理想的单级量化。实际系统里IFFT的中间级缩放、CP插入的位宽截断、插值滤波的系数量化、DAC的有效位数每一级都在往下拉。最终EVM往往是这些贡献的功率和。我在一个项目里做过逐级EVM预算表结论是插值滤波器的系数位宽是最容易被忽视的一项。滤波器系数取12位和取16位最终的带内EVM能差3到5 dB。因为系数误差会直接改变通带形状产生频率选择性失真这种失真在星座图上表现为每个子载波的星座点偏移方向不同很难通过简单的均衡补偿回来。4.3 PAPR与削峰不削会炸DAC削狠了会炸EVMOFDM的峰均比是个绕不开的痛。N个子载波独立同分布时时域信号的幅度近似服从瑞利分布峰值可能达到平均功率的10到12倍10到11 dB。功放和DAC的线性区就那么大不处理的话要么峰值被硬削产生带外再生要么把平均功率回退10 dB效率惨不忍睹。削峰Clipping and Filtering是最简单的手段设定一个阈值超过就截断然后滤波把带外再生压回去。这个方案实现简单、成本低缺点是EVM会直接劣化——削掉多少峰就有多少失真进入带内。经验值是削峰比阈值相对平均功率取6到7 dB时EVM劣化约2到3%对64QAM勉强可接受取5 dB时EVM劣化到5%以上64QAM就危险了。更精细的方案有峰值抵消Peak Cancellation、主动星座扩展ACE等效果更好但实现复杂度和资源占用都上去了。我的建议是如果系统要求64QAM且EVM预算紧张别在削峰上省事直接上峰值抵消如果只是QPSK/16QAM简单削峰加滤波完全够用。提示削峰模块的位置很关键。放在CP插入之前削峰会破坏符号边界连续性导致带外再生更难压放在CP插入之后、插值之前效果最好但要求削峰模块工作在完整的采样率上资源压力大。折中方案是放在CP插入之后用低复杂度的峰值检测加快慢结合的抵消脉冲。5. 同步FPGA落地真正的门槛5.1 定时同步的滑动相关结构怎么在硬件上找头接收端第一件事是找到符号的起始位置。经典做法是利用CP的周期性把接收信号和它延迟N个样点的版本做相关相关峰出现的位置就是符号边界附近。这个算法在数学上叫延时自相关硬件上实现起来非常友好——只需要一个深度为N的移位寄存器或者双口BRAM做环形缓冲、一个复数乘法器、一个滑动累加器。滑动累加的窗口长度通常取CP长度L。窗口太短相关峰不够尖锐容易误判窗口太长超过CP长度后相关性下降峰反而变平。L是最优解。硬件实现的难点在累加窗口的滑动。朴素的实现是每个时钟周期把窗口内L个样点重新累加一遍这需要L次加法不可接受。正确做法是用加新减旧的滑动更新累加器 累加器 新进入的乘积 - 离开窗口的乘积。只需要两个加法和一个深度为L的延迟链。这个结构每个时钟周期都能输出一个相关值吞吐完全跟得上。相关峰检测模块要处理几个边界情况一是平台附近可能出现多个相近的峰多径导致需要按时序取第一个超过阈值的峰二是低信噪比下峰值淹没在噪声里需要做多符号的峰值平均三是定时位置需要进行小数倍内插因为真实的最佳采样点可能落在两个整数样点之间。5.2 小数倍频偏相位旋转的定点实现频偏分两部分整数倍频偏超过子载波间隔的部分和小数倍频偏。整数倍频偏会让子载波整体错位表现为接收端FFT后数据串位小数倍频偏会让星座点随符号序号旋转表现为星座图上的点绕着原点转圈。小数倍频偏的估计同样可以利用CPCP区间内的两个重复部分其相位差正比于频偏。估计出相位差后在时域做一个反向的相位旋转补偿即可。硬件上相位旋转就是一个复数乘法乘以 exp(-jθ)其中θ从相位累加器生成。这里有个定点实现的细节相位累加器的步进值精度决定了残余频偏的大小。步进值量化误差导致的残余频偏会让星座点在整帧长度内累积旋转。假设一帧有100个符号残余频偏导致的相位漂移不能超过几度反推回去相位步进的精度要求非常高通常需要32位以上的累加器。这一点在浮点仿真里完全体现不出来因为浮点没有量化误差。补偿的时机也有讲究。时域补偿FFT之前可以一次性把小数倍频偏消掉但需要每个样点都乘一次复数资源开销是完整的复数乘法器频域补偿FFT之后只需要每个子载波乘一次资源省很多但要求整数倍频偏已经校正到位否则子载波已经错位频域补偿无从谈起。5.3 上板后最典型的几类故障与排查链路我把这些年在板子上遇到的同步问题归了几类排查顺序基本是固定的症状一星座图整体旋转且旋转速度与符号序号线性相关。这是残余小数倍频偏没消干净。排查先看频偏估计模块输出的值是否稳定再看补偿乘法器的相位累加器是否按预期递增。常见原因是补偿方向搞反了正负号错误或者估计值在跨符号时被意外清零。症状二星座图散成一团但旋转不明显。优先怀疑定时位置不对。排查抓取定时同步模块的相关峰位置看它是否稳定在某个值附近如果峰位置在每个符号之间跳变说明相关窗口或者阈值设置有问题。另一个高发原因是CP长度和实际配置不匹配——发送端配的是144点CP接收端的相关窗口却按72点算相关峰自然对不上。症状三误码率随运行时间缓慢劣化重启后恢复。这类问题最阴险。常见原因是采样时钟和本振之间的频率偏差导致定时位置缓慢漂移刚开始能对上跑了几分钟后漂出CP窗口。解决办法是加一个慢速的定时跟踪环在每个符号上微调定时位置。也可能是某个计数器位宽不够跑久了溢出回绕。症状四不同子载波的误码率差异巨大高频子载波明显更差。这通常是信道估计或均衡的问题跟同步无关。但如果只有最边上几个子载波差而它们又正好在保护带边缘那要检查是不是保护带配置和FFT点数不匹配导致的频谱混叠。排查这类问题一个非常有效的手段是在FPGA里埋一个可触发的数据抓取模块类似ILA的逻辑分析仪把相关峰位置、频偏估计值、定时调整量这些关键信号抓出来看。纯靠外部观测看误码率、看星座图效率太低因为信息被压缩得太厉害。6. 从仿真到上板的验证闭环6.1 逐比特对比浮点、定点、RTL三个版本必须能对上一个可靠的验证流程是三级金字塔浮点模型、定点模型、RTL仿真。三级之间必须做逐比特对比任何一级对不上都不能上板。浮点模型用Python/NumPy或者类似的数值工具搭重点验证算法正确性——IFFT输出、CP结构、同步估计值的范围是否符合预期。这一级不用考虑硬件怎么方便怎么来。定点模型是关键的中间层。用同样的算法但所有变量都按RTL的位宽和缩放策略处理包括每一级的移位、截断、饱和。这一级的输出应该和RTL仿真逐比特一致。如果不一致说明定点模型的建模方式或者RTL的实现有偏差必须先解决。我见过太多项目跳过定点模型直接对比浮点和RTL结果差异出来以后完全无法定位是哪一级引入的。RTL仿真用相同的激励向量跑把输出导出成文件和定点模型做逐点差值。差值全为零才算通过。这个流程听起来繁琐但能省掉大量上板调试时间——上板调试的信息量太低一次只能看到一个现象而仿真里可以任意抓取内部信号。6.2 板级测试的几个土办法上板之后浮点仿真那一套方法就失效了得用一些土办法。办法一发送单音。把除一个子载波外的所有子载波填零只在一个已知位置发送单音。接收端FFT后应该只在该位置看到一个峰值其余位置接近零。这个测试能一次性暴露子载波映射错位、IFFT缩放错误、频谱反转等一堆问题因为任何位置错误都会让峰值出现在错误的地方。办法二发送全1序列。所有有效子载波都填相同的已知符号比如QPSK的1j这样时域波形是一个冲击串峰均比极高。观察DAC输出如果波形出现明显削顶或畸变说明位宽或回退不够。这个测试对定位定点溢出特别有效。办法三环回。把发射端的数字输出直接接到接收端的数字输入绕过射频这样能隔离出纯数字链路的问题。如果环回没问题但空口有问题那问题一定在模拟前端、时钟或者射频校准上。办法四逐符号累加平均。在低信噪比下观察星座图时把成百上千个符号的星座点做平均噪声会被压下去暴露出系统性的偏差比如固定的IQ不平衡、直流偏移。这个方法成本极低但非常有效。最后分享一个我个人踩过最深的坑曾经有一个项目仿真全部通过环回测试也通过空口测试误码率始终在10⁻³量级下不去。查了射频、查了时钟、查了同步最后定位到是发射端削峰模块的阈值配置寄存器在上电复位时默认值是0导致所有信号都被削成了方波。这个bug的隐蔽之处在于环回测试时接收端会自动调整增益把削顶后的信号当成正常信号处理星座图看起来有点脏但还能看谁也没往削峰上想。后来我们的做法是给所有关键配置寄存器加上非法值自检——上电后读回如果在非法范围就拉一个告警信号到调试端口。这个小机制后来在好几个项目里救过场。FPGA上的OFDM实现难的部分从来不是算法本身而是这些算法在固定位宽、有限资源、真实时序约束下暴露出来的边角问题。把每一级的位宽算清楚、把每一处的延迟对齐、把每一个配置寄存器的边界条件想明白链路自然就通了。
OFDM这个题目我在不同项目里反复咀嚼过好几遍。第一次把发射链路搬到FPGA上时仿真波形漂亮得挑不出毛病星座图干净、EVM不到1%结果上板实测误码率直接爆表后来一点点往回捋才发现问题根本不在算法层而是定点位宽在IFFT第三级就已经溢出这种在浮点仿真里永远暴露不出来的细节。OFDM核心原理与工程实现这条链路从IFFT的数学等价性到子载波间隔与采样率的锁定关系再到FPGA上每一级流水线的位宽规划中间隔着大量只在硬件上才会浮现的坑。这篇内容会把整条链路拆开讲前半段用最直白的方式说清楚为什么一个IFFT就能顶掉几百个正交调制器后半段进入参数设计、RTL架构、定点量化、同步捕获和验证闭环。适合已经懂一点数字通信、正准备把OFDM从脚本搬到板子上的朋友也适合已经上板但被EVM和误码率折腾得怀疑人生的同行对照排查。1. 为什么OFDM的调制器本质上就是一台IFFT机器1.1 从并行调制到一次逆变换的等价推导大部分人第一次接触OFDM时的直觉是这样的既然有N个子载波那就应该准备N个本振、N个乘法器、N个加法器把N路数据分别搬移到各自的频点上再叠加。这个思路在模拟时代确实是这么做的代价是硬件规模随子载波数线性膨胀N2048的时候基本没法看。真正的转折点在于一个数学事实当子载波间隔和符号周期满足特定关系时这N次调制加求和等价于一次离散傅里叶逆变换。推导过程其实很短但值得一步步走完。设第k个子载波承载的复符号为 X[k]子载波间隔为 Δf那么连续时间的OFDM符号可以写成 x(t) Σₖ X[k]·exp(j2πkΔf·t)k 从 0 到 N-1。现在用采样率 fₛ 对它采样采样点在 t n/fₛ。关键的一步来了如果我们让 fₛ N·Δf也就是采样率正好等于子载波间隔乘以子载波数那么 t n/(N·Δf)代入指数项得到 exp(j2πkn/N)。于是 x[n] Σₖ X[k]·exp(j2πkn/N)这正是标准的N点逆离散傅里叶变换表达式只差一个 1/N 的归一化因子。这个等价关系的杀伤力在于它把2048个并行调制器压缩成了一个2048点的IFFT核。而且这个IFFT核在现代FPGA里可以做成全流水线结构每个时钟周期吞吐一个甚至多个样点。N越大这个等价带来的收益越明显——因为DFT有快速算法复杂度从 O(N²) 降到 O(N log N)N2048时是几个数量级的差距。1.2 正交性到底靠什么保证不是数学巧合是刻意设计很多人把子载波之间的正交性当成一个天然成立的性质实际上它是被采样率和符号长度联手锁死的。两个子载波 k₁ 和 k₂ 在一个符号周期 T 上做内积结果正比于 ∫₀ᵀ exp(j2π(k₁-k₂)Δf·t)dt。当 (k₁-k₂)Δf·T 是整数且非零时这个积分严格为零。而 Δf·T 1 正是OFDM的基本约束——子载波间隔必须等于符号长度的倒数。这里有个容易被忽略的工程含义Δf 和 T 不是两个可以独立调的参数它们互为倒数。你想让符号变长提升频谱效率、抵抗多径子载波间隔就必须变小你想让子载波间隔变大抵抗多普勒符号就得变短。后面讲参数设计时这个约束会反复出现。从采样角度看正交性还有一层含义N个采样点构成的一个符号其离散频谱正好落在N个离散频点上每个频点对应一个子载波。也就是说IFFT的输出天然就是每个子载波在采样点上的投影之和不存在频谱泄漏的问题——前提是收发两端对N、Δf、fₛ 这三个数的理解完全一致哪怕差一点点正交性就崩了。1.3 CP不是浪费带宽是把线性卷积掰成循环卷积的道具到这里有个绕不开的问题IFFT/FFT在数学上处理的是循环卷积而真实信道是线性卷积。多径会让前一个符号的尾巴拖到后一个符号上产生符号间干扰。直接在接收端做FFT得到的是一堆被污染的频域数据均衡器根本没法用——因为线性卷积在频域对应的是频域卷积不是一个可以逐点相除的对角矩阵。循环前缀就是解决这个矛盾的手段。发送端把符号末尾的L个样点复制到符号开头接收端把这L个点直接丢掉。这么做之后剩下的N个样点看到的信道响应正好等于原序列与信道冲激响应的循环卷积。条件只有一个L必须大于等于信道冲激响应的有效长度。满足这个条件时线性卷积的拖尾完全落在被丢弃的CP区间里主体部分被卷回了符号头部循环卷积成立。代价也很直接CP占用的功率和带宽是纯开销。CP长度L相对FFT长度N的比值 L/(NL)就是这部分效率损失。N2048、L144时大约是6.6%看起来可以接受但如果你的应用场景多径很短却盲目照抄大CP那这部分开销就是白扔的。反过来CP估短了多径尾巴压不住误码率会以一种非常难排查的方式劣化——因为星座图上看起来只是噪声变大了一点很容易被误判成射频问题。提示判断CP是否够用最直接的办法是在接收端观察信道估计的时域冲激响应看能量是否在CP窗口内基本收敛。如果冲激响应明显拖到窗口外说明CP不够这时候调均衡器是徒劳的。2. 参数表定下来之前先把这几个数算清楚2.1 子载波间隔、符号长度、采样率三者的死锁关系工程上最怕的就是参数表拍脑袋定等到RTL写完才发现采样率和IFFT点数对不上或者子载波间隔算出来不是整数赫兹。这三个参数的关系可以浓缩成一句话采样率 子载波间隔 × FFT点数而符号长度不含CP 1/子载波间隔。举个具体的量级目标带宽20 MHz选FFT点数2048那么子载波间隔取15 kHz采样率就是 2048 × 15 kHz 30.72 MHz。这个采样率比20 MHz带宽略高多出来的部分正好留给滤波器过渡带和频谱模板。反过来如果先定了采样率30.72 MHz想用1024点IFFT那子载波间隔就变成30 kHz符号长度减半对多普勒的容忍度提升但对多径的容忍度下降。这里有个实操上的硬约束子载波间隔最好是整数赫兹采样率最好是DAC参考时钟能整除的数。因为FPGA里的数控振荡器和重采样滤波器都希望工作在整数比上非整数比会引入额外的相位截断误差。我见过有项目为了凑一个看起来更整的带宽数字把子载波间隔定成13.7 kHz结果采样率变成28.0576 MHz锁相环配置怎么都调不干净最后还是回头改成了15 kHz。2.2 有效子载波数不等于FFT点数那些不干活的空位FFT点数2048不代表你能用2048个子载波传数据。实际配置里中间要留直流空位本振泄漏会污染直流附近的子载波两端要留保护带防止频谱泄漏超出模板还要划出一部分做导频。一个典型的配置是2048个位置里直流占1个左右保护带各占几十到上百个导频按固定间隔插入剩下的大约1200个才是真正承载数据的有效子载波。这个比例直接决定了实际吞吐。有效子载波数和FFT点数的比值加上CP开销构成了整体的频谱效率。2048点、1200个有效子载波、CP 144点的情况下效率大约是 1200/2048 × 2048/2192 ≈ 54.7%。也就是说标称20 MHz带宽实际数据速率对应的带宽只有11 MHz左右。这个数字在做链路预算时一定要心里有数不要拿标称带宽去算吞吐。导频的密度也是个权衡点。导频越密信道估计越准尤其在高多普勒场景下跟踪能力更强但导频占的是有效子载波的位置密度上去了吞吐就下来。常见的做法是每若干个符号插一个全导频符号用于初始估计和定时跟踪其余符号内部按固定子载波间隔插梳状导频用于频域跟踪。2.3 CP长度的估算多径时延扩展的两倍是个不错的起点CP长度没有精确公式只能估。基本逻辑是CP必须覆盖信道冲激响应的有效持续时间而这个持续时间约等于最大多径时延扩展。但只取1倍是不够的因为还要留出定时同步误差的余量、发射端滤波器拖尾的余量、以及收发两端采样时钟偏差累积的余量。我的经验值是取最大时延扩展的1.5到2倍。比如室内场景时延扩展大约100 nsCP取200 ns左右比较稳妥室外宏站场景时延扩展可能到2 μsCP就得取4 μs。换算成样点数200 ns在30.72 MHz采样率下是6个点实在太短实际项目中很少见到这么小的CP因为定时误差的余量都不止这点。更常见的做法是CP长度至少留出16到32个样点哪怕多径很短也要保证同步算法有足够的窗口。下面这张表是我在几个不同配置下实际用过的参数组合放在这里供对照参考场景标称带宽FFT点数采样率子载波间隔CP样点CP时长有效子载波室内短距10 MHz102415.36 MHz15 kHz724.69 μs600通用配置20 MHz204830.72 MHz15 kHz1444.69 μs1200高速移动20 MHz204830.72 MHz30 kHz1444.69 μs1200窄带长距5 MHz5127.68 MHz15 kHz648.33 μs300注意第三行和第一二行的区别同样是4.69 μs的CP时长子载波间隔翻倍意味着符号长度减半CP开销从6.6%涨到13.1%。这就是为什么高速移动场景的频谱效率天然吃亏——你必须在多普勒容忍度和CP开销之间选一个。注意CP长度一旦定下来就成了收发两端、上下行、所有帧结构都必须遵守的硬约定。改CP长度等于改帧格式前后版本不兼容。所以在项目初期宁可多留几个样点的余量后期想加回来比想减下去容易得多。3. FPGA上的IFFT链路从符号映射到天线口的每一级3.1 整条发射链的数据流与握手逻辑发射链路的完整数据流大致是比特输入 → 调制映射QPSK/16QAM/64QAM→ 子载波映射把有效子载波填到对应位置导频位置插导频其余填零→ IFFT → CP插入 → 削峰处理 → 插值滤波 → 上变频 → DAC。这条链路在FPGA里最容易被低估的不是算法而是流控。IFFT核通常是流水线结构输入输出速率一致但存在固定延迟而子载波映射这一级是批量的一个符号的所有子载波必须在同一时刻准备好。这两者的速率模型不匹配如果直接对接轻则丢数重则整个符号错位。标准的做法是在子载波映射和IFFT之间加一级双缓冲。映射模块把一整符号的数据写进一块BRAM写完置一个标志IFFT模块检测到标志后开始按序读取。双缓冲的意思是准备两块BRAM交替使用一块在写的时候另一块在读这样吞吐不会掉一半。控制逻辑上要特别注意读写指针的复位时机一定要跟符号边界对齐否则会出现半个符号的偏移——这种bug在仿真里因为初始状态干净可能看不出来上板跑几分钟就会错位一次。IFFT输出的样点是连续流接下来进CP插入。CP插入的实现方式有两种一种是把整个符号含CP先写进一块深度为 NL 的环形缓冲然后从CP起始位置开始读另一种是更省资源的做法只缓存尾部L个样点输出时先吐这L个点再吐完整符号。前者的好处是逻辑简单、时序好收敛后者省BRAM但对控制精度的要求高一些。3.2 IFFT核的选型流水线、突发、基4到底选哪个主流FPGA厂商都提供IFFT/FFT的IP核参数选项里有几个关键维度变换点数决定资源、数据格式定点/浮点/块浮点、架构流水线/突发/基2/基4、缩放策略。流水线架构每时钟处理一个样点吞吐最高代价是占用最多的乘法器和BRAM。对于N2048、30.72 MHz采样率的需求流水线架构是最省心的选择因为一个样点一个时钟周期的吞吐刚好匹配DAC速率不需要额外的速率转换。突发架构先攒够数据再集中计算资源占用少很多但吞吐是间歇性的需要前后级配合做速率匹配。这种架构适合采样率远低于时钟频率的场景比如采样率只有几MHz而FPGA跑在200 MHz突发架构能把资源省下来一半以上。基4与基2的区别在资源与延迟的权衡上。基4每级处理4个点级数是基2的一半延迟更低但每级的蝶形运算更复杂中间位宽增长也更快。N2048时基4大约需要 5.5 级实际实现一般是混合基基4为主末尾补一级基2。缩放策略是最容易踩坑的地方。IP核通常提供三种固定缩放每级右移固定位数、块浮点每级动态检测溢出并记录缩放因子、无缩放全靠位宽增长。固定缩放实现最简单但对信号动态范围要求苛刻——QAM信号的峰均比可能达到10 dB以上固定缩放如果按峰值设计那平均功率就被压得很低量化噪声占比上升如果按平均功率设计峰值就会溢出。块浮点是最常用的折中代价是要额外处理缩放因子的传递接收端或后续模块需要知道这个因子才能正确解调。3.3 CP插入、加窗与频谱成型让带外泄漏降下来CP插入本身不难难的是它和加窗的配合。OFDM符号在边界处是不连续的因为IFFT输出的首尾样点没有约束关系这种不连续会产生带外辐射表现为频谱模板边沿翘起来。解决办法是在CP区间内做时域加窗让符号的上升沿和下降沿平滑过渡。加窗的实现方式是符号末尾的若干样点和下一个符号CP开头的若干样点做加权交叉。具体的窗函数有升余弦、汉宁等滚降系数决定了过渡区的长度。滚降越长带外抑制越好但占用的CP样点越多。工程上通常取CP长度的1/4到1/2做过渡区比如CP 144点过渡区取32到72点。这里有个实操细节加窗需要下一个符号的前几个样点这意味着发射端必须至少缓存一个符号的提前量。在流水线结构里这靠双缓冲自然实现但如果为了省资源用了单缓冲就会在符号边界处卡一拍导致时序违例或者数据错位。我在这上面吃过一次亏单缓冲省了两块BRAM结果上板后发现频谱边沿始终有毛刺查了两天才定位到是窗函数取到了上一符号的残留数据。3.4 插值与上变频定点重采样的三个陷阱IFFT输出的采样率是30.72 MHz但DAC往往跑在更高的速率比如122.88 MHz正好是4倍所以需要插值。插值滤波器的选型要考虑过渡带宽度和资源。4倍插值通常拆成两级先2倍插值配一个半带滤波器再2倍插值配一个补偿滤波器。半带滤波器的好处是有一半系数为零乘法器数量减半。三个常见陷阱第一插值后的功率归一化。插值滤波器有增益如果按单位增益设计插值后幅度会放大如果不处理后级DAC满量程就会被削顶。必须在滤波器系数里预先补偿这个增益或者在后级加一个可配置的移位。第二群延迟的累积。每一级滤波器都有群延迟多级串联后总延迟可能达到几十个样点。这个延迟在TDD系统里会影响收发切换的定时在需要精确时间对齐的场景比如定位里更是致命。设计时要把每级延迟算清楚并写进时序预算表。第三数控振荡器的相位截断。上变频靠一个复数乘法器乘以 exp(j2πf_c·n/fₛ)相位累加器的位宽决定了频率分辨率但截断到查找表地址时会引入相位噪声。位宽取得太小时边带会出现明显的杂散。经验值是相位累加器至少32位查找表地址取12到14位配合抖动注入可以把杂散压到-80 dBc以下。4. 定点化OFDM工程里最容易翻车的地方4.1 IFFT各级的位宽增长得一级一级算浮点仿真里所有变量都是双精度怎么写都不会溢出。RTL里每一个寄存器都是固定位宽溢出了就是硬削顶星座图会以一种看起来像噪声的方式崩掉。IFFT的位宽增长规律是每级蝶形运算输出幅度最坏情况翻倍也就是位宽加1。N2048的基4混合结构大约有6级理论上最坏情况要加6位。但实际上不可能按最坏情况设计因为所有子载波同相叠加的概率极低——这正是OFDM的PAPR问题。工程上的做法是统计法用大量随机QAM符号跑定点仿真统计IFFT输出超过某阈值的概率把阈值定在99.99%分位上允许极低概率的削顶。具体到数字输入12位有符号QAM映射后的星座点经过统计确定的中间位宽增长通常是3到4位输出取15到16位。这个3到4位而不是6位就是统计设计省下来的资源。块浮点模式下每一级的缩放因子要逐级记录下来。如果后面有削峰模块需要知道绝对幅度就得把这些缩放因子累乘还原。这一步如果漏了削峰阈值就会失效——模块以为自己在削-6 dB的峰实际削的是-12 dB信号被削得七零八落。4.2 量化噪声与EVM的关系算一遍就心里有数EVM是OFDM发射机最核心的指标。量化噪声对EVM的贡献可以用一个近似公式估算SQNR ≈ 6.02 × B 1.76 dB其中B是有效位数。但这个公式假设量化噪声均匀分布在整个奈奎斯特带宽内而OFDM信号只占其中一部分所以要加上一个修正项 10·log10(过采样率)。举个例子16位输出、4倍过采样SQNR ≈ 6.02×16 1.76 10·log10(4) ≈ 96.3 6 102.3 dB。换算成EVM大约-102 dB远低于64QAM要求的-30 dB左右。看起来余量巨大但这是理想的单级量化。实际系统里IFFT的中间级缩放、CP插入的位宽截断、插值滤波的系数量化、DAC的有效位数每一级都在往下拉。最终EVM往往是这些贡献的功率和。我在一个项目里做过逐级EVM预算表结论是插值滤波器的系数位宽是最容易被忽视的一项。滤波器系数取12位和取16位最终的带内EVM能差3到5 dB。因为系数误差会直接改变通带形状产生频率选择性失真这种失真在星座图上表现为每个子载波的星座点偏移方向不同很难通过简单的均衡补偿回来。4.3 PAPR与削峰不削会炸DAC削狠了会炸EVMOFDM的峰均比是个绕不开的痛。N个子载波独立同分布时时域信号的幅度近似服从瑞利分布峰值可能达到平均功率的10到12倍10到11 dB。功放和DAC的线性区就那么大不处理的话要么峰值被硬削产生带外再生要么把平均功率回退10 dB效率惨不忍睹。削峰Clipping and Filtering是最简单的手段设定一个阈值超过就截断然后滤波把带外再生压回去。这个方案实现简单、成本低缺点是EVM会直接劣化——削掉多少峰就有多少失真进入带内。经验值是削峰比阈值相对平均功率取6到7 dB时EVM劣化约2到3%对64QAM勉强可接受取5 dB时EVM劣化到5%以上64QAM就危险了。更精细的方案有峰值抵消Peak Cancellation、主动星座扩展ACE等效果更好但实现复杂度和资源占用都上去了。我的建议是如果系统要求64QAM且EVM预算紧张别在削峰上省事直接上峰值抵消如果只是QPSK/16QAM简单削峰加滤波完全够用。提示削峰模块的位置很关键。放在CP插入之前削峰会破坏符号边界连续性导致带外再生更难压放在CP插入之后、插值之前效果最好但要求削峰模块工作在完整的采样率上资源压力大。折中方案是放在CP插入之后用低复杂度的峰值检测加快慢结合的抵消脉冲。5. 同步FPGA落地真正的门槛5.1 定时同步的滑动相关结构怎么在硬件上找头接收端第一件事是找到符号的起始位置。经典做法是利用CP的周期性把接收信号和它延迟N个样点的版本做相关相关峰出现的位置就是符号边界附近。这个算法在数学上叫延时自相关硬件上实现起来非常友好——只需要一个深度为N的移位寄存器或者双口BRAM做环形缓冲、一个复数乘法器、一个滑动累加器。滑动累加的窗口长度通常取CP长度L。窗口太短相关峰不够尖锐容易误判窗口太长超过CP长度后相关性下降峰反而变平。L是最优解。硬件实现的难点在累加窗口的滑动。朴素的实现是每个时钟周期把窗口内L个样点重新累加一遍这需要L次加法不可接受。正确做法是用加新减旧的滑动更新累加器 累加器 新进入的乘积 - 离开窗口的乘积。只需要两个加法和一个深度为L的延迟链。这个结构每个时钟周期都能输出一个相关值吞吐完全跟得上。相关峰检测模块要处理几个边界情况一是平台附近可能出现多个相近的峰多径导致需要按时序取第一个超过阈值的峰二是低信噪比下峰值淹没在噪声里需要做多符号的峰值平均三是定时位置需要进行小数倍内插因为真实的最佳采样点可能落在两个整数样点之间。5.2 小数倍频偏相位旋转的定点实现频偏分两部分整数倍频偏超过子载波间隔的部分和小数倍频偏。整数倍频偏会让子载波整体错位表现为接收端FFT后数据串位小数倍频偏会让星座点随符号序号旋转表现为星座图上的点绕着原点转圈。小数倍频偏的估计同样可以利用CPCP区间内的两个重复部分其相位差正比于频偏。估计出相位差后在时域做一个反向的相位旋转补偿即可。硬件上相位旋转就是一个复数乘法乘以 exp(-jθ)其中θ从相位累加器生成。这里有个定点实现的细节相位累加器的步进值精度决定了残余频偏的大小。步进值量化误差导致的残余频偏会让星座点在整帧长度内累积旋转。假设一帧有100个符号残余频偏导致的相位漂移不能超过几度反推回去相位步进的精度要求非常高通常需要32位以上的累加器。这一点在浮点仿真里完全体现不出来因为浮点没有量化误差。补偿的时机也有讲究。时域补偿FFT之前可以一次性把小数倍频偏消掉但需要每个样点都乘一次复数资源开销是完整的复数乘法器频域补偿FFT之后只需要每个子载波乘一次资源省很多但要求整数倍频偏已经校正到位否则子载波已经错位频域补偿无从谈起。5.3 上板后最典型的几类故障与排查链路我把这些年在板子上遇到的同步问题归了几类排查顺序基本是固定的症状一星座图整体旋转且旋转速度与符号序号线性相关。这是残余小数倍频偏没消干净。排查先看频偏估计模块输出的值是否稳定再看补偿乘法器的相位累加器是否按预期递增。常见原因是补偿方向搞反了正负号错误或者估计值在跨符号时被意外清零。症状二星座图散成一团但旋转不明显。优先怀疑定时位置不对。排查抓取定时同步模块的相关峰位置看它是否稳定在某个值附近如果峰位置在每个符号之间跳变说明相关窗口或者阈值设置有问题。另一个高发原因是CP长度和实际配置不匹配——发送端配的是144点CP接收端的相关窗口却按72点算相关峰自然对不上。症状三误码率随运行时间缓慢劣化重启后恢复。这类问题最阴险。常见原因是采样时钟和本振之间的频率偏差导致定时位置缓慢漂移刚开始能对上跑了几分钟后漂出CP窗口。解决办法是加一个慢速的定时跟踪环在每个符号上微调定时位置。也可能是某个计数器位宽不够跑久了溢出回绕。症状四不同子载波的误码率差异巨大高频子载波明显更差。这通常是信道估计或均衡的问题跟同步无关。但如果只有最边上几个子载波差而它们又正好在保护带边缘那要检查是不是保护带配置和FFT点数不匹配导致的频谱混叠。排查这类问题一个非常有效的手段是在FPGA里埋一个可触发的数据抓取模块类似ILA的逻辑分析仪把相关峰位置、频偏估计值、定时调整量这些关键信号抓出来看。纯靠外部观测看误码率、看星座图效率太低因为信息被压缩得太厉害。6. 从仿真到上板的验证闭环6.1 逐比特对比浮点、定点、RTL三个版本必须能对上一个可靠的验证流程是三级金字塔浮点模型、定点模型、RTL仿真。三级之间必须做逐比特对比任何一级对不上都不能上板。浮点模型用Python/NumPy或者类似的数值工具搭重点验证算法正确性——IFFT输出、CP结构、同步估计值的范围是否符合预期。这一级不用考虑硬件怎么方便怎么来。定点模型是关键的中间层。用同样的算法但所有变量都按RTL的位宽和缩放策略处理包括每一级的移位、截断、饱和。这一级的输出应该和RTL仿真逐比特一致。如果不一致说明定点模型的建模方式或者RTL的实现有偏差必须先解决。我见过太多项目跳过定点模型直接对比浮点和RTL结果差异出来以后完全无法定位是哪一级引入的。RTL仿真用相同的激励向量跑把输出导出成文件和定点模型做逐点差值。差值全为零才算通过。这个流程听起来繁琐但能省掉大量上板调试时间——上板调试的信息量太低一次只能看到一个现象而仿真里可以任意抓取内部信号。6.2 板级测试的几个土办法上板之后浮点仿真那一套方法就失效了得用一些土办法。办法一发送单音。把除一个子载波外的所有子载波填零只在一个已知位置发送单音。接收端FFT后应该只在该位置看到一个峰值其余位置接近零。这个测试能一次性暴露子载波映射错位、IFFT缩放错误、频谱反转等一堆问题因为任何位置错误都会让峰值出现在错误的地方。办法二发送全1序列。所有有效子载波都填相同的已知符号比如QPSK的1j这样时域波形是一个冲击串峰均比极高。观察DAC输出如果波形出现明显削顶或畸变说明位宽或回退不够。这个测试对定位定点溢出特别有效。办法三环回。把发射端的数字输出直接接到接收端的数字输入绕过射频这样能隔离出纯数字链路的问题。如果环回没问题但空口有问题那问题一定在模拟前端、时钟或者射频校准上。办法四逐符号累加平均。在低信噪比下观察星座图时把成百上千个符号的星座点做平均噪声会被压下去暴露出系统性的偏差比如固定的IQ不平衡、直流偏移。这个方法成本极低但非常有效。最后分享一个我个人踩过最深的坑曾经有一个项目仿真全部通过环回测试也通过空口测试误码率始终在10⁻³量级下不去。查了射频、查了时钟、查了同步最后定位到是发射端削峰模块的阈值配置寄存器在上电复位时默认值是0导致所有信号都被削成了方波。这个bug的隐蔽之处在于环回测试时接收端会自动调整增益把削顶后的信号当成正常信号处理星座图看起来有点脏但还能看谁也没往削峰上想。后来我们的做法是给所有关键配置寄存器加上非法值自检——上电后读回如果在非法范围就拉一个告警信号到调试端口。这个小机制后来在好几个项目里救过场。FPGA上的OFDM实现难的部分从来不是算法本身而是这些算法在固定位宽、有限资源、真实时序约束下暴露出来的边角问题。把每一级的位宽算清楚、把每一处的延迟对齐、把每一个配置寄存器的边界条件想明白链路自然就通了。
