简介这份《CPU设计与体系结构实验指导手册》教师版围绕龙芯教学实验平台编写面向高校计算机专业教师及本科生服务于数字逻辑、计算机组成原理与体系结构课程的实验教学。内容从定点加法、定点乘法、寄存器堆、ALU与存储器实现逐步延伸到单周期、多周期CPU以及静态5级流水线课程设计并附MIPS指令集与cp0寄存器说明便于教师按实验进度组织课堂、安排课程设计也方便学生对照理解CPU内部模块与指令执行流程。资源包内含1个PDF文件约6.09MB以完整实验手册形式呈现目录清晰覆盖实验目的、设备、任务与平台操作要点。目前已有681人学习可作为CPU设计实验课程备课、指导调试和系统复习的参考材料。1. 一条加法指令背后为什么 CPU 实验要从全加器一路搭到流水线CPU 设计与体系结构这门课最反直觉的地方在于能把数据通路图背下来的人很多能说清某一刻这个信号由谁驱动的人很少。一份完整的实验手册把这条路径切成七段——定点加法、定点乘法、寄存器堆、ALU、存储器、单周期、多周期最后落到五级流水线。每一段都在回答同一个问题这个模块的输出凭什么在下一个时钟沿到来之前是稳定的。结论先摆出来CPU 实验真正的产物不是那块能跑程序的板子而是一套把时序约束逐层关进黑盒的方法。理解了这套方法你再看任何一颗处理器看到的都是同一组取舍。2. 运算层32 位加法为什么不该自己搭全加器定点加法是整个实验链的第一环也是最容易被轻视的一环。多数人的直觉是都学 CPU 了加法器当然要自己用全加器搭而手册给出的参考实现只有一行assign {cout, result} operand1 operand2 cin;。这个反差值得掰开看因为它恰好暴露了数字逻辑课上的加法器和能综合进 FPGA 的加法器之间的差别。2.1 进位链延时全部藏在那一串与或门里一位全加器的逻辑谁都写过sum a ^ b ^ cincout (a b) | ((a ^ b) cin)。把它串成 32 位行波进位加法器第 31 位的进位必须等前面 31 级全部算完才稳定临界路径长度与位宽成正比。教科书的解法是超前进位每一位预先算出生成信号g a b和传播信号p a ^ b于是进位可以写成c[i1] g[i] | (p[i] c[i])四位一组做组内并行组间再用同样的结构级联理论上级数从 32 降到 log 级别。到这里是标准答案。但把这段逻辑丢进综合工具结果往往打脸手写的超前进位在通用逻辑单元上实现每一位的g、p都要占查找表组间进位还要走通用布线最终延迟反而不如一行。原因在于 FPGA 内部存在专用的进位链硬件——每两个相邻的逻辑单元之间有一条几乎不经过通用布线的快速进位通路一级延时可低到几十皮秒量级。综合工具看到会把 32 位加法拆成 32 个逻辑单元并把进位端直接接到这条专用链上形成一条行波进位但极其廉价的通路。行波在这个场景下不是缺陷是恰好匹配硬件结构的最优解。提示判断该手写还是该交给综合器看的不是算法复杂度而是这个运算有没有对应的硬件原语。加法、比较、移位在 FPGA 上都有原语乘法还有专门的硬核乘法单元。手册里adder模块的端口设计也值得一读它没有把进位丢掉timescale 1ns / 1ps // 32 位定点加法器直接使用 由综合器映射到器件内的进位链原语 module adder( input [31:0] operand1, input [31:0] operand2, input cin, output [31:0] result, output cout ); // 位拼接把 33 位结果拆成 {进位, 32 位和} // 若写成 cout operand1 operand2 cin右侧会被截断成 1 位进位信息丢失 assign {cout, result} operand1 operand2 cin; endmodule这段代码的逻辑说明只有一句让整个加法表达式在 33 位宽度下求值。参数上operand1、operand2是被加数与加数cin是低位进位做减法或 64 位级联时用result取低 32 位cout取第 33 位。真正容易出错的是位宽规则——Verilog 的赋值语句会按左侧宽度扩展右侧表达式所以{cout, result}这个 33 位左值会让右侧的加法在 33 位下进行一旦你把cout单独拎出来赋值右侧就退化成 32 位加法进位永远是 0。这是一个在第 4 章搭 ALU 时会反复踩到的坑。2.2 综合器把变成了什么从 RTL 到门级会经历三次形态变化先是行为级的一行表达式然后被展开成一个参数化的加法器结构最后映射到器件原语并做面积与延迟的权衡。综合工具通常准备了几套实现小位宽用行波大位宽用分组超前进位或者专用链带流水寄存器的还能切成多级。选择依据是约束文件里的时钟周期——你把周期压得越紧工具越倾向于用面积换延迟。这解释了一个常见困惑同一份加法器代码在 A 工程里时序收敛在 B 工程里报负松弛。差别往往不在代码而在有没有写时钟约束。没有约束工具按默认估计甚至不分析综合出来的电路能跑但跑多快是未知数这就是很多人说的玄学。再往下推一步既然已经这么智能为什么课程设计拓展里还要做优化 CPU 系统因为加法器只是数据通路的一小段真正的瓶颈在取指、译码、访存这些更长的路径上。把优化精力花在手写超前进位上属于典型的优化错了地方。2.3 定点乘法移位累加为什么会被时序逼成状态机乘法是这条链上第一个组合逻辑撑不住的模块。32 位乘 32 位若写成一行p a * b综合工具会展开成一大片部分积压缩树面积可能顶掉半个器件的逻辑资源延迟也远超一个时钟周期。常见的实现思路是拆成时序逻辑一个 32 位加法器、一个 64 位被乘数寄存器、一个 32 位乘数寄存器循环 32 次判断最低位、累加、左移、右移。// 32 位时序乘法器移位累加一拍完成一次部分积 module mult_seq #(parameter W 32)( input clk, input rstn, input start, // 单拍脉冲启动一次乘法 input [W-1:0] a, input [W-1:0] b, output reg [2*W-1:0] p, output reg busy // 运算中标志供上层状态机等待 ); reg [W-1:0] mcand, mplier; reg [2*W-1:0] acc; reg [5:0] cnt; always (posedge clk or negedge rstn) begin if (!rstn) begin busy 1b0; cnt 6d0; acc 0; p 0; end else if (start !busy) begin acc 0; mcand a; mplier b; cnt W; busy 1b1; end else if (busy) begin // 只有乘数最低位为 1 才累加等价于部分积 if (mplier[0]) acc acc {{W{1b0}}, mcand}; mcand mcand 1; // 被乘数左移权重翻倍 mplier mplier 1; // 乘数右移逐位取出 cnt cnt - 1b1; if (cnt 6d1) begin // 最后一位处理完输出结果 busy 1b0; p acc; end end end endmodule代码后的机制说明start是单拍脉冲busy拉高期间模块每个时钟做一次迭代cnt从 32 递减到 1 时把累加结果锁存到p并释放busy。参数W决定位宽改成 16 位则迭代 16 次改成 64 位则结果宽度自动变成 128 位。{{W{1b0}}, mcand}的作用是把 32 位被乘数零扩展成 64 位再与 64 位累加器相加——如果直接写acc mcandVerilog 会按 64 位宽度扩展右侧结果相同但显式扩展更能表达意图也避免在窄位宽参数下翻车。这个实现的一个直接代价是延迟一次乘法要 32 个时钟周期。于是上层的 ALU 或者 CPU 必须能等这就逼出了握手信号busy/done也逼出了后面单周期 CPU 为什么不能直接塞进一个时序乘法器——单周期 CPU 的语义是一条指令一个周期任何跨周期的模块都会破坏这个假设。课本上通常说单周期 CPU 只实现加减、逻辑、移位和访存乘法留给后续实验或者用组合乘法器凑合原因就在这里。如果要提速标准做法是布斯编码把乘数按三位一组重编码把需要累加的次数从 32 次降到 16 次再用华莱士树做部分积压缩。这两步在课程设计拓展里出现但对初学者来说先把 32 拍版本跑通、波形看明白比一上来就啃压缩树有效得多。3. 存储层寄存器堆与存储器差在哪一个时钟沿上数据通路的骨架由三类存储元件撑起来寄存器堆、指令存储器、数据存储器。它们的接口看起来都是给地址、拿数据但读写的时序语义完全不同而正是这些差别决定了单周期 CPU 能长成什么样。3.1 三端口寄存器堆与写后读的同周期冲突寄存器堆的典型规格是 32 个 32 位寄存器、两个异步读端口、一个同步写端口。异步读意味着地址一变数据在同一个周期内就出来组合逻辑这样指令译码阶段就能立刻拿到操作数同步写意味着写操作发生在时钟沿。// 32 x 32 寄存器堆双口异步读单口同步写 module regfile( input clk, input we, // 写使能 input [4:0] raddr1, input [4:0] raddr2, input [4:0] waddr, input [31:0] wdata, output [31:0] rdata1, output [31:0] rdata2 ); reg [31:0] rf [31:0]; // 0 号寄存器硬连线为 0任何写入都被丢弃 assign rdata1 (raddr1 5d0) ? 32b0 : rf[raddr1]; assign rdata2 (raddr2 5d0) ? 32b0 : rf[raddr2]; always (posedge clk) begin if (we waddr ! 5d0) rf[waddr] wdata; end endmodule参数说明raddr1/raddr2对应指令里的两个源寄存器编号waddr/wdata是写回通路。注意这里没有复位端口——32 个 32 位寄存器全加重置逻辑会多占一大片查找表而寄存器初值在体系结构上本来就不需要确定靠软件约定即可。这个取舍在实验里很常见但会带来一个副作用仿真开始时寄存器堆里是未知态x如果测试程序没有先给寄存器赋初值就读波形上会出现一片红色。更隐蔽的问题在写后读。假设一条指令在同一个周期里既写r1又读r1上面这个实现读到的是旧值因为写发生在时钟沿、读是组合的。单周期 CPU 里不会出现这种情况一条指令最多写一个寄存器且写回在周期末但一旦进入五级流水线相邻指令的写回和译码就会撞车。教材里给的解法有两种一是在寄存器堆内部做写穿透读地址等于写地址时直接把wdata送到读口二是干脆不管靠流水线的前递逻辑解决。手册在实验三只给最朴素的版本把冲突留给课程设计这是有意为之的分层。3.2 同步读延迟决定了单周期 CPU 的数据通路形状存储器比寄存器堆更麻烦因为 FPGA 里的块存储器是同步读的地址在时钟沿打进去数据在下一个时钟沿才出来。这个读延迟一拍的硬性约束会直接改写数据通路的形状。单周期 CPU 要求在取指阶段同一个周期内拿到指令那就不能用块存储器——必须用分布式存储器查找表实现的异步读 RAM容量小但组合读。数据存储器反而可以宽松一些访存指令在 MEM 阶段末发起读WB 阶段用数据中间正好隔一个时钟沿块存储器的同步读延迟被自然吸收。另一个绕不开的选择是指令与数据是否共用存储器。共用意味着单端口冲突取指要读、访存也要读一个周期只能干一件事。所以单周期实现基本都走哈佛结构指令存储器与数据存储器各占一块。多周期实现里反而可以合并因为取指和访存在不同周期发生端口可以分时复用——这也是多周期实验里资源复用这个词的具体所指。还有初始化问题。指令存储器上电后内容是随机的必须靠$readmemh在仿真时加载机器码综合时用初始化文件把内容烧进块存储器。这一步出错的表现很典型仿真跑得好好的上板之后取出来的第一条指令是乱的PC 一路跑飞。3.3 约束文件与时序没有时钟约束的工程为什么也能跑起来引脚约束是把顶层模块的端口接到器件物理引脚上同时指定电平标准。这部分内容看起来枯燥但它是仿真通过和上板正确之间唯一的一道桥。# 引脚绑定时钟、复位、结果指示灯、输入选择开关 set_property PACKAGE_PIN AC19 [get_ports clk] set_property PACKAGE_PIN Y3 [get_ports resetn] set_property PACKAGE_PIN A3 [get_ports led_cout] set_property PACKAGE_PIN AC21 [get_ports input_sel] set_property PACKAGE_PIN Y6 [get_ports sw_cin] set_property IOSTANDARD LVCMOS33 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports resetn] # 时钟约束没有这一行工具不会分析时序能不能跑全看运气 create_clock -period 20.000 -name sys_clk [get_ports clk]前三行是物理绑定中间两行是电平标准最后一行的create_clock才是关键。它告诉工具这个端口上有一个 50MHz 的时钟工具才会去计算每条寄存器到寄存器路径的延迟并给出建立时间裕量WNS和保持时间裕量。少了这一行工具默认不做时序分析综合布局布线照样能完成、bit 流照样能下载、板子照样跑但跑的是多快、在温度变化后还稳不稳全是未知。我在带实验时见过太多这样的情况波形完美、功能仿真全绿、上板偶尔对偶尔错最后发现是时钟约束没写关键路径上多级组合逻辑串在一起实际能跑的最高频率远低于预期。这类问题几乎没有调试手段可言因为现象本身是随机的。4. 控制层单周期、多周期到五级流水切的是什么前三个实验都是在造零件从单周期开始才是把它们拼成一台机器。单周期、多周期、流水线这三步表面上是三种 CPU 组织方式本质上是在回答同一个问题一条指令的临界路径太长怎么切。4.1 单周期最慢那条指令定义了整个时钟频率单周期 CPU 的规则极其干净每条指令在一个时钟周期内完成。取指、译码、读寄存器、ALU 运算、访存、写回全部串在一个周期里用一套组合逻辑控制信号驱动。代价立刻显现。不同指令走的路径长度差别巨大纯寄存器运算指令走取指→译码→读寄存器→ALU→写回访存指令还要多一段读数据存储器。时钟周期必须按最长的那条路径来定于是所有短指令都在浪费时间。更糟的是数据存储器如果是同步读一拍延迟会把这个周期再拉长所以单周期实现里连数据存储器也常常要用组合读。控制信号通常用一张真值表描述比如RegWrite是否写寄存器堆、MemRead/MemWrite访存方向、ALUSrcALU 第二操作数来自寄存器还是立即数、PCSrc下一条 PC 来自 PC4 还是分支目标。这张表是单周期实验的核心产物把指令的语义翻译成一组开关。单周期实验真正的教学价值在于可视化每条指令对应数据通路上一组高亮的连线和模块学生第一次能看见一条add指令是怎么流动的。为了这个可视化牺牲性能完全值得。4.2 多周期用状态机把组合逻辑租出去多周期的思路是把一条指令拆成若干步每步一个时钟周期用一个有限状态机驱动。典型的划分是五步取指、译码读寄存器、执行、访存、写回。每一步只走数据通路的一段时钟周期按最长的那一段来定通常比单周期短得多。资源上立刻有收益一个 ALU 可以在不同周期分别做 PC 加四、地址计算、算术运算一块存储器可以在取指周期读指令、在访存周期读写数据。这就是复用的实际含义——不是省了逻辑门而是把同一份逻辑在不同时刻分配给不同用途。// 多周期控制器的状态转移骨架 localparam S_IF 3d0, S_ID 3d1, S_EX 3d2, S_MEM 3d3, S_WB 3d4; always (posedge clk or negedge rstn) begin if (!rstn) begin state S_IF; pc 32b0; end else begin case (state) S_IF: begin ir imem[pc[9:2]]; // 取指锁进指令寄存器 pc pc 32d4; state S_ID; end S_ID: begin rs_val rf[ir[25:21]]; // 译码并读寄存器 rt_val rf[ir[20:16]]; state S_EX; end S_EX: begin alu_out alu_a alu_b; // 执行结果先锁存 state is_load_store(ir) ? S_MEM : S_WB; end S_MEM: begin mem_data dmem[alu_out[9:2]]; // 访存 state S_WB; end S_WB: begin if (reg_write(ir)) rf[ir[15:11]] mem_data_or_alu; state S_IF; // 回到取指 end endcase end end这段骨架的关键在于每个状态只做一件事所有中间结果都锁存在寄存器里ir、rs_val、alu_out、mem_data。参数上state的位宽决定了最多能编多少个状态pc[9:2]这种写法是按字寻址——存储器一个字 32 位PC 的低两位永远是 0可以省掉。多周期的性能账要算清楚一条指令从 1 个长周期变成 3 到 5 个短周期如果周期缩短的倍数大于周期数增加的倍数整体才变快。实际实现里往往只是没那么慢真正的吞吐提升要靠流水线。4.3 五级流水把临界路径摊到五条指令身上流水线的做法是把单周期的长路径切成五段每段之间插一组流水寄存器段与段之间可以同时处理不同指令。理想情况下每个周期完成一条指令吞吐量提升接近五倍代价是单条指令的延迟没变甚至变长。切分点通常选在取指IF、译码读寄存器ID、执行EX、访存MEM、写回WB。四个流水寄存器 IF/ID、ID/EX、EX/MEM、MEM/WB 保存每一段的中间结果和控制信号。一旦流水起来麻烦就来了。后一条指令要用前一条指令还没写回的结果这叫数据冒险分支指令要等译码甚至执行完才知道跳不跳这叫控制冒险两条指令抢同一个硬件端口这叫结构冒险。手册在课程设计里要求实现静态五级流水但没有展开讲冒险的解法原因大概是这三类冒险的完整方案足够再写一本手册。下面一章专门拆。5. 流水线与上板排查三个冒险和五类翻车现场从能仿真到能上板中间隔着的不是运气是一批一定会出现的问题。这一章把流水线的三类冒险机制和实验里高频出现的五类故障放在一起讲因为它们的排查手法高度重合看波形、看时序报告、看复位极性。5.1 数据冒险旁路能救什么救不了什么数据冒险分三种距离。相隔三条以上指令时前一条的结果已经在 WB 阶段写回寄存器堆后一条在 ID 阶段读天然没冲突。相隔两条时结果在 MEM 阶段末、写回之前需要从 EX/MEM 流水寄存器前递到 ALU 输入端。相隔一条时结果刚在 EX 阶段算出来需要从 EX/MEM 前递。// 前递选择ALU 的两个输入可以来自寄存器堆也可以来自流水寄存器 always (*) begin // 第一操作数 if (exmem_regwrite exmem_rd ! 0 exmem_rd idex_rs) alu_a exmem_alu_result; // 最近的一条优先 else if (memwb_regwrite memwb_rd ! 0 memwb_rd idex_rs) alu_a memwb_wdata; // 次近的一条 else alu_a idex_rs_val; // 第二操作数同理注意与第一操作数的判断顺序不能颠倒 if (exmem_regwrite exmem_rd ! 0 exmem_rd idex_rt) alu_b exmem_alu_result; else if (memwb_regwrite memwb_rd ! 0 memwb_rd idex_rt) alu_b memwb_wdata; else alu_b idex_rt_val; end条件里的rd ! 0不能省0 号寄存器恒为 0任何前递都会污染结果。两个判断的优先级也不能反EX/MEM 比 MEM/WB 更近必须优先——反了之后在三条指令连续写同一寄存器的场景下会取到中间值波形上表现为结果偶尔错一位极难定位。前递能救的是算术结果救不了的是 load 指令。lw的数据要到 MEM 阶段末才出来紧随其后的指令在 EX 阶段就要用前递路径上根本没有值。唯一的办法是停一拍让流水线气泡插入等数据从存储器回来。这个load-use 冒险是流水线里唯一无法靠前递消除的也是很多实现在测试程序里必须插nop的原因。5.2 控制冒险与结构冒险冲刷和半周期写回分支指令的处理决定了冲刷的代价。如果分支在 EX 阶段才算出来那 IF 和 ID 里已经进来的两条指令是错的必须清掉把流水寄存器的写使能拉低让它们变成气泡。如果在 ID 阶段就算分支、甚至加一个简单的分支预测冲刷条数可以降到一条甚至零条。结构冒险在五级流水里主要出现在两处。一是寄存器堆同一条指令要在 ID 阶段读、在 WB 阶段写如果读写都发生在时钟沿上就会撞车。常见的解法是在时钟周期的前半段写、后半段读靠时钟的高电平和低电平分工这样一条指令写回的值能被同一周期的读口看到相当于硬件级的写穿透。二是存储器指令和数据如果共用一块单端口存储器IF 和 MEM 会打架所以流水线实现基本都保留哈佛结构。5.3 五条踩坑记录下面这五条是实验里出现频率最高的按现象 → 原因 → 解决记下来。第一仿真波形完全正确上板之后结果恒为 0。现象是所有输出都不动像没上电。原因是复位极性搞反了——实验板的复位按键低有效代码里写成了if (rst)实际按键松开时rst是高电平电路一直处于复位态。解决是统一用resetn命名并检查敏感列表上板前先用一个 LED 直接接复位信号看亮灭。第二加法结果低 32 位对、进位cout恒为 0。原因是把assign {cout, result} a b cin;拆成了两条赋值右侧退化成 32 位运算。解决是保留拼接写法或者在拆分时显式扩展到 33 位再截取。第三单周期 CPU 上板后反复执行第一条指令PC 不前进。原因是指令存储器用了块存储器同步读延迟一拍取到的指令和当前 PC 对不上译码出来全是无效指令。解决是取指改用分布式存储器或者在数据通路里接受这一拍延迟、把 PC 提前一拍给出。第四五级流水跑测试程序结果偶尔错一位重复运行错误位置还不固定。原因是寄存器堆没有做同周期写后读处理WB 阶段写回的值和 ID 阶段的读撞在同一拍。解决是加写穿透逻辑或者确认前递路径覆盖了所有 RAW 距离。第五综合布局布线全部通过、时序报告一片绿、上板就是不稳。原因是约束文件只写了引脚没写时钟工具做的是无约束优化报出来的裕量没有意义。解决是补上create_clock重新跑实现看 WNS 是否为正再看关键路径报告里最长的那条是不是你预期的那条。6. 设计取舍为什么参考实现要留一个黑盒把 LCD 触摸屏的驱动封装成网表文件、只暴露一组引脚是这套实验平台里最值得琢磨的一个决定。从工程角度看它藏起了几百行时序敏感的显示代码让学生专注在 CPU 本体上从教学角度看它同时也藏起了一份接口契约——你只知道给地址给数据就能显示不知道它内部需要几个周期才能吃掉一笔写。于是第一批上板的人几乎都会遇到同一个现象CPU 跑得飞快屏幕上的数字却像卡住一样。这不是 CPU 错了是没人告诉你显示模块的吞吐上限。我倾向于把这个取舍理解成一种分层的诚实手册明确说了这是黑盒、只需调用那么调用方就有义务自己去测这个黑盒的时序边界。同样的逻辑贯穿整条实验链——加法器交给综合器、乘法器拆成状态机、单周期接受低频率、多周期接受复杂控制、流水线接受冒险处理。每一步都是拿一样东西换另一样拿面积换延迟、拿周期数换临界路径、拿控制复杂度换吞吐量、拿可见性换上手速度。没有哪一步是更先进的替代关系它们各自对应一类约束条件下的最优解。验证方法也是同一套思路。功能仿真的作用是证明逻辑对时序报告的作用是证明它能在目标频率下对上板演示的作用是证明前两者没有共同的假设错误。三者缺一不可因为它们的失效模式互不重叠仿真发现不了时钟约束缺失时序报告发现不了复位极性反了上板演示发现不了偶发的冒险——除非你恰好跑到那条指令序列。从那以后我每次把设计往板子上搬之前都强制走一遍三件事波形里确认复位释放的时刻、时序报告里确认最差裕量为正、约束文件里确认时钟和每个端口的电平标准都写了。这三件事各花五分钟能省掉后面几个通宵。希望帮到你。本文还有配套的精品资源点击获取
简介这份《CPU设计与体系结构实验指导手册》教师版围绕龙芯教学实验平台编写面向高校计算机专业教师及本科生服务于数字逻辑、计算机组成原理与体系结构课程的实验教学。内容从定点加法、定点乘法、寄存器堆、ALU与存储器实现逐步延伸到单周期、多周期CPU以及静态5级流水线课程设计并附MIPS指令集与cp0寄存器说明便于教师按实验进度组织课堂、安排课程设计也方便学生对照理解CPU内部模块与指令执行流程。资源包内含1个PDF文件约6.09MB以完整实验手册形式呈现目录清晰覆盖实验目的、设备、任务与平台操作要点。目前已有681人学习可作为CPU设计实验课程备课、指导调试和系统复习的参考材料。1. 一条加法指令背后为什么 CPU 实验要从全加器一路搭到流水线CPU 设计与体系结构这门课最反直觉的地方在于能把数据通路图背下来的人很多能说清某一刻这个信号由谁驱动的人很少。一份完整的实验手册把这条路径切成七段——定点加法、定点乘法、寄存器堆、ALU、存储器、单周期、多周期最后落到五级流水线。每一段都在回答同一个问题这个模块的输出凭什么在下一个时钟沿到来之前是稳定的。结论先摆出来CPU 实验真正的产物不是那块能跑程序的板子而是一套把时序约束逐层关进黑盒的方法。理解了这套方法你再看任何一颗处理器看到的都是同一组取舍。2. 运算层32 位加法为什么不该自己搭全加器定点加法是整个实验链的第一环也是最容易被轻视的一环。多数人的直觉是都学 CPU 了加法器当然要自己用全加器搭而手册给出的参考实现只有一行assign {cout, result} operand1 operand2 cin;。这个反差值得掰开看因为它恰好暴露了数字逻辑课上的加法器和能综合进 FPGA 的加法器之间的差别。2.1 进位链延时全部藏在那一串与或门里一位全加器的逻辑谁都写过sum a ^ b ^ cincout (a b) | ((a ^ b) cin)。把它串成 32 位行波进位加法器第 31 位的进位必须等前面 31 级全部算完才稳定临界路径长度与位宽成正比。教科书的解法是超前进位每一位预先算出生成信号g a b和传播信号p a ^ b于是进位可以写成c[i1] g[i] | (p[i] c[i])四位一组做组内并行组间再用同样的结构级联理论上级数从 32 降到 log 级别。到这里是标准答案。但把这段逻辑丢进综合工具结果往往打脸手写的超前进位在通用逻辑单元上实现每一位的g、p都要占查找表组间进位还要走通用布线最终延迟反而不如一行。原因在于 FPGA 内部存在专用的进位链硬件——每两个相邻的逻辑单元之间有一条几乎不经过通用布线的快速进位通路一级延时可低到几十皮秒量级。综合工具看到会把 32 位加法拆成 32 个逻辑单元并把进位端直接接到这条专用链上形成一条行波进位但极其廉价的通路。行波在这个场景下不是缺陷是恰好匹配硬件结构的最优解。提示判断该手写还是该交给综合器看的不是算法复杂度而是这个运算有没有对应的硬件原语。加法、比较、移位在 FPGA 上都有原语乘法还有专门的硬核乘法单元。手册里adder模块的端口设计也值得一读它没有把进位丢掉timescale 1ns / 1ps // 32 位定点加法器直接使用 由综合器映射到器件内的进位链原语 module adder( input [31:0] operand1, input [31:0] operand2, input cin, output [31:0] result, output cout ); // 位拼接把 33 位结果拆成 {进位, 32 位和} // 若写成 cout operand1 operand2 cin右侧会被截断成 1 位进位信息丢失 assign {cout, result} operand1 operand2 cin; endmodule这段代码的逻辑说明只有一句让整个加法表达式在 33 位宽度下求值。参数上operand1、operand2是被加数与加数cin是低位进位做减法或 64 位级联时用result取低 32 位cout取第 33 位。真正容易出错的是位宽规则——Verilog 的赋值语句会按左侧宽度扩展右侧表达式所以{cout, result}这个 33 位左值会让右侧的加法在 33 位下进行一旦你把cout单独拎出来赋值右侧就退化成 32 位加法进位永远是 0。这是一个在第 4 章搭 ALU 时会反复踩到的坑。2.2 综合器把变成了什么从 RTL 到门级会经历三次形态变化先是行为级的一行表达式然后被展开成一个参数化的加法器结构最后映射到器件原语并做面积与延迟的权衡。综合工具通常准备了几套实现小位宽用行波大位宽用分组超前进位或者专用链带流水寄存器的还能切成多级。选择依据是约束文件里的时钟周期——你把周期压得越紧工具越倾向于用面积换延迟。这解释了一个常见困惑同一份加法器代码在 A 工程里时序收敛在 B 工程里报负松弛。差别往往不在代码而在有没有写时钟约束。没有约束工具按默认估计甚至不分析综合出来的电路能跑但跑多快是未知数这就是很多人说的玄学。再往下推一步既然已经这么智能为什么课程设计拓展里还要做优化 CPU 系统因为加法器只是数据通路的一小段真正的瓶颈在取指、译码、访存这些更长的路径上。把优化精力花在手写超前进位上属于典型的优化错了地方。2.3 定点乘法移位累加为什么会被时序逼成状态机乘法是这条链上第一个组合逻辑撑不住的模块。32 位乘 32 位若写成一行p a * b综合工具会展开成一大片部分积压缩树面积可能顶掉半个器件的逻辑资源延迟也远超一个时钟周期。常见的实现思路是拆成时序逻辑一个 32 位加法器、一个 64 位被乘数寄存器、一个 32 位乘数寄存器循环 32 次判断最低位、累加、左移、右移。// 32 位时序乘法器移位累加一拍完成一次部分积 module mult_seq #(parameter W 32)( input clk, input rstn, input start, // 单拍脉冲启动一次乘法 input [W-1:0] a, input [W-1:0] b, output reg [2*W-1:0] p, output reg busy // 运算中标志供上层状态机等待 ); reg [W-1:0] mcand, mplier; reg [2*W-1:0] acc; reg [5:0] cnt; always (posedge clk or negedge rstn) begin if (!rstn) begin busy 1b0; cnt 6d0; acc 0; p 0; end else if (start !busy) begin acc 0; mcand a; mplier b; cnt W; busy 1b1; end else if (busy) begin // 只有乘数最低位为 1 才累加等价于部分积 if (mplier[0]) acc acc {{W{1b0}}, mcand}; mcand mcand 1; // 被乘数左移权重翻倍 mplier mplier 1; // 乘数右移逐位取出 cnt cnt - 1b1; if (cnt 6d1) begin // 最后一位处理完输出结果 busy 1b0; p acc; end end end endmodule代码后的机制说明start是单拍脉冲busy拉高期间模块每个时钟做一次迭代cnt从 32 递减到 1 时把累加结果锁存到p并释放busy。参数W决定位宽改成 16 位则迭代 16 次改成 64 位则结果宽度自动变成 128 位。{{W{1b0}}, mcand}的作用是把 32 位被乘数零扩展成 64 位再与 64 位累加器相加——如果直接写acc mcandVerilog 会按 64 位宽度扩展右侧结果相同但显式扩展更能表达意图也避免在窄位宽参数下翻车。这个实现的一个直接代价是延迟一次乘法要 32 个时钟周期。于是上层的 ALU 或者 CPU 必须能等这就逼出了握手信号busy/done也逼出了后面单周期 CPU 为什么不能直接塞进一个时序乘法器——单周期 CPU 的语义是一条指令一个周期任何跨周期的模块都会破坏这个假设。课本上通常说单周期 CPU 只实现加减、逻辑、移位和访存乘法留给后续实验或者用组合乘法器凑合原因就在这里。如果要提速标准做法是布斯编码把乘数按三位一组重编码把需要累加的次数从 32 次降到 16 次再用华莱士树做部分积压缩。这两步在课程设计拓展里出现但对初学者来说先把 32 拍版本跑通、波形看明白比一上来就啃压缩树有效得多。3. 存储层寄存器堆与存储器差在哪一个时钟沿上数据通路的骨架由三类存储元件撑起来寄存器堆、指令存储器、数据存储器。它们的接口看起来都是给地址、拿数据但读写的时序语义完全不同而正是这些差别决定了单周期 CPU 能长成什么样。3.1 三端口寄存器堆与写后读的同周期冲突寄存器堆的典型规格是 32 个 32 位寄存器、两个异步读端口、一个同步写端口。异步读意味着地址一变数据在同一个周期内就出来组合逻辑这样指令译码阶段就能立刻拿到操作数同步写意味着写操作发生在时钟沿。// 32 x 32 寄存器堆双口异步读单口同步写 module regfile( input clk, input we, // 写使能 input [4:0] raddr1, input [4:0] raddr2, input [4:0] waddr, input [31:0] wdata, output [31:0] rdata1, output [31:0] rdata2 ); reg [31:0] rf [31:0]; // 0 号寄存器硬连线为 0任何写入都被丢弃 assign rdata1 (raddr1 5d0) ? 32b0 : rf[raddr1]; assign rdata2 (raddr2 5d0) ? 32b0 : rf[raddr2]; always (posedge clk) begin if (we waddr ! 5d0) rf[waddr] wdata; end endmodule参数说明raddr1/raddr2对应指令里的两个源寄存器编号waddr/wdata是写回通路。注意这里没有复位端口——32 个 32 位寄存器全加重置逻辑会多占一大片查找表而寄存器初值在体系结构上本来就不需要确定靠软件约定即可。这个取舍在实验里很常见但会带来一个副作用仿真开始时寄存器堆里是未知态x如果测试程序没有先给寄存器赋初值就读波形上会出现一片红色。更隐蔽的问题在写后读。假设一条指令在同一个周期里既写r1又读r1上面这个实现读到的是旧值因为写发生在时钟沿、读是组合的。单周期 CPU 里不会出现这种情况一条指令最多写一个寄存器且写回在周期末但一旦进入五级流水线相邻指令的写回和译码就会撞车。教材里给的解法有两种一是在寄存器堆内部做写穿透读地址等于写地址时直接把wdata送到读口二是干脆不管靠流水线的前递逻辑解决。手册在实验三只给最朴素的版本把冲突留给课程设计这是有意为之的分层。3.2 同步读延迟决定了单周期 CPU 的数据通路形状存储器比寄存器堆更麻烦因为 FPGA 里的块存储器是同步读的地址在时钟沿打进去数据在下一个时钟沿才出来。这个读延迟一拍的硬性约束会直接改写数据通路的形状。单周期 CPU 要求在取指阶段同一个周期内拿到指令那就不能用块存储器——必须用分布式存储器查找表实现的异步读 RAM容量小但组合读。数据存储器反而可以宽松一些访存指令在 MEM 阶段末发起读WB 阶段用数据中间正好隔一个时钟沿块存储器的同步读延迟被自然吸收。另一个绕不开的选择是指令与数据是否共用存储器。共用意味着单端口冲突取指要读、访存也要读一个周期只能干一件事。所以单周期实现基本都走哈佛结构指令存储器与数据存储器各占一块。多周期实现里反而可以合并因为取指和访存在不同周期发生端口可以分时复用——这也是多周期实验里资源复用这个词的具体所指。还有初始化问题。指令存储器上电后内容是随机的必须靠$readmemh在仿真时加载机器码综合时用初始化文件把内容烧进块存储器。这一步出错的表现很典型仿真跑得好好的上板之后取出来的第一条指令是乱的PC 一路跑飞。3.3 约束文件与时序没有时钟约束的工程为什么也能跑起来引脚约束是把顶层模块的端口接到器件物理引脚上同时指定电平标准。这部分内容看起来枯燥但它是仿真通过和上板正确之间唯一的一道桥。# 引脚绑定时钟、复位、结果指示灯、输入选择开关 set_property PACKAGE_PIN AC19 [get_ports clk] set_property PACKAGE_PIN Y3 [get_ports resetn] set_property PACKAGE_PIN A3 [get_ports led_cout] set_property PACKAGE_PIN AC21 [get_ports input_sel] set_property PACKAGE_PIN Y6 [get_ports sw_cin] set_property IOSTANDARD LVCMOS33 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports resetn] # 时钟约束没有这一行工具不会分析时序能不能跑全看运气 create_clock -period 20.000 -name sys_clk [get_ports clk]前三行是物理绑定中间两行是电平标准最后一行的create_clock才是关键。它告诉工具这个端口上有一个 50MHz 的时钟工具才会去计算每条寄存器到寄存器路径的延迟并给出建立时间裕量WNS和保持时间裕量。少了这一行工具默认不做时序分析综合布局布线照样能完成、bit 流照样能下载、板子照样跑但跑的是多快、在温度变化后还稳不稳全是未知。我在带实验时见过太多这样的情况波形完美、功能仿真全绿、上板偶尔对偶尔错最后发现是时钟约束没写关键路径上多级组合逻辑串在一起实际能跑的最高频率远低于预期。这类问题几乎没有调试手段可言因为现象本身是随机的。4. 控制层单周期、多周期到五级流水切的是什么前三个实验都是在造零件从单周期开始才是把它们拼成一台机器。单周期、多周期、流水线这三步表面上是三种 CPU 组织方式本质上是在回答同一个问题一条指令的临界路径太长怎么切。4.1 单周期最慢那条指令定义了整个时钟频率单周期 CPU 的规则极其干净每条指令在一个时钟周期内完成。取指、译码、读寄存器、ALU 运算、访存、写回全部串在一个周期里用一套组合逻辑控制信号驱动。代价立刻显现。不同指令走的路径长度差别巨大纯寄存器运算指令走取指→译码→读寄存器→ALU→写回访存指令还要多一段读数据存储器。时钟周期必须按最长的那条路径来定于是所有短指令都在浪费时间。更糟的是数据存储器如果是同步读一拍延迟会把这个周期再拉长所以单周期实现里连数据存储器也常常要用组合读。控制信号通常用一张真值表描述比如RegWrite是否写寄存器堆、MemRead/MemWrite访存方向、ALUSrcALU 第二操作数来自寄存器还是立即数、PCSrc下一条 PC 来自 PC4 还是分支目标。这张表是单周期实验的核心产物把指令的语义翻译成一组开关。单周期实验真正的教学价值在于可视化每条指令对应数据通路上一组高亮的连线和模块学生第一次能看见一条add指令是怎么流动的。为了这个可视化牺牲性能完全值得。4.2 多周期用状态机把组合逻辑租出去多周期的思路是把一条指令拆成若干步每步一个时钟周期用一个有限状态机驱动。典型的划分是五步取指、译码读寄存器、执行、访存、写回。每一步只走数据通路的一段时钟周期按最长的那一段来定通常比单周期短得多。资源上立刻有收益一个 ALU 可以在不同周期分别做 PC 加四、地址计算、算术运算一块存储器可以在取指周期读指令、在访存周期读写数据。这就是复用的实际含义——不是省了逻辑门而是把同一份逻辑在不同时刻分配给不同用途。// 多周期控制器的状态转移骨架 localparam S_IF 3d0, S_ID 3d1, S_EX 3d2, S_MEM 3d3, S_WB 3d4; always (posedge clk or negedge rstn) begin if (!rstn) begin state S_IF; pc 32b0; end else begin case (state) S_IF: begin ir imem[pc[9:2]]; // 取指锁进指令寄存器 pc pc 32d4; state S_ID; end S_ID: begin rs_val rf[ir[25:21]]; // 译码并读寄存器 rt_val rf[ir[20:16]]; state S_EX; end S_EX: begin alu_out alu_a alu_b; // 执行结果先锁存 state is_load_store(ir) ? S_MEM : S_WB; end S_MEM: begin mem_data dmem[alu_out[9:2]]; // 访存 state S_WB; end S_WB: begin if (reg_write(ir)) rf[ir[15:11]] mem_data_or_alu; state S_IF; // 回到取指 end endcase end end这段骨架的关键在于每个状态只做一件事所有中间结果都锁存在寄存器里ir、rs_val、alu_out、mem_data。参数上state的位宽决定了最多能编多少个状态pc[9:2]这种写法是按字寻址——存储器一个字 32 位PC 的低两位永远是 0可以省掉。多周期的性能账要算清楚一条指令从 1 个长周期变成 3 到 5 个短周期如果周期缩短的倍数大于周期数增加的倍数整体才变快。实际实现里往往只是没那么慢真正的吞吐提升要靠流水线。4.3 五级流水把临界路径摊到五条指令身上流水线的做法是把单周期的长路径切成五段每段之间插一组流水寄存器段与段之间可以同时处理不同指令。理想情况下每个周期完成一条指令吞吐量提升接近五倍代价是单条指令的延迟没变甚至变长。切分点通常选在取指IF、译码读寄存器ID、执行EX、访存MEM、写回WB。四个流水寄存器 IF/ID、ID/EX、EX/MEM、MEM/WB 保存每一段的中间结果和控制信号。一旦流水起来麻烦就来了。后一条指令要用前一条指令还没写回的结果这叫数据冒险分支指令要等译码甚至执行完才知道跳不跳这叫控制冒险两条指令抢同一个硬件端口这叫结构冒险。手册在课程设计里要求实现静态五级流水但没有展开讲冒险的解法原因大概是这三类冒险的完整方案足够再写一本手册。下面一章专门拆。5. 流水线与上板排查三个冒险和五类翻车现场从能仿真到能上板中间隔着的不是运气是一批一定会出现的问题。这一章把流水线的三类冒险机制和实验里高频出现的五类故障放在一起讲因为它们的排查手法高度重合看波形、看时序报告、看复位极性。5.1 数据冒险旁路能救什么救不了什么数据冒险分三种距离。相隔三条以上指令时前一条的结果已经在 WB 阶段写回寄存器堆后一条在 ID 阶段读天然没冲突。相隔两条时结果在 MEM 阶段末、写回之前需要从 EX/MEM 流水寄存器前递到 ALU 输入端。相隔一条时结果刚在 EX 阶段算出来需要从 EX/MEM 前递。// 前递选择ALU 的两个输入可以来自寄存器堆也可以来自流水寄存器 always (*) begin // 第一操作数 if (exmem_regwrite exmem_rd ! 0 exmem_rd idex_rs) alu_a exmem_alu_result; // 最近的一条优先 else if (memwb_regwrite memwb_rd ! 0 memwb_rd idex_rs) alu_a memwb_wdata; // 次近的一条 else alu_a idex_rs_val; // 第二操作数同理注意与第一操作数的判断顺序不能颠倒 if (exmem_regwrite exmem_rd ! 0 exmem_rd idex_rt) alu_b exmem_alu_result; else if (memwb_regwrite memwb_rd ! 0 memwb_rd idex_rt) alu_b memwb_wdata; else alu_b idex_rt_val; end条件里的rd ! 0不能省0 号寄存器恒为 0任何前递都会污染结果。两个判断的优先级也不能反EX/MEM 比 MEM/WB 更近必须优先——反了之后在三条指令连续写同一寄存器的场景下会取到中间值波形上表现为结果偶尔错一位极难定位。前递能救的是算术结果救不了的是 load 指令。lw的数据要到 MEM 阶段末才出来紧随其后的指令在 EX 阶段就要用前递路径上根本没有值。唯一的办法是停一拍让流水线气泡插入等数据从存储器回来。这个load-use 冒险是流水线里唯一无法靠前递消除的也是很多实现在测试程序里必须插nop的原因。5.2 控制冒险与结构冒险冲刷和半周期写回分支指令的处理决定了冲刷的代价。如果分支在 EX 阶段才算出来那 IF 和 ID 里已经进来的两条指令是错的必须清掉把流水寄存器的写使能拉低让它们变成气泡。如果在 ID 阶段就算分支、甚至加一个简单的分支预测冲刷条数可以降到一条甚至零条。结构冒险在五级流水里主要出现在两处。一是寄存器堆同一条指令要在 ID 阶段读、在 WB 阶段写如果读写都发生在时钟沿上就会撞车。常见的解法是在时钟周期的前半段写、后半段读靠时钟的高电平和低电平分工这样一条指令写回的值能被同一周期的读口看到相当于硬件级的写穿透。二是存储器指令和数据如果共用一块单端口存储器IF 和 MEM 会打架所以流水线实现基本都保留哈佛结构。5.3 五条踩坑记录下面这五条是实验里出现频率最高的按现象 → 原因 → 解决记下来。第一仿真波形完全正确上板之后结果恒为 0。现象是所有输出都不动像没上电。原因是复位极性搞反了——实验板的复位按键低有效代码里写成了if (rst)实际按键松开时rst是高电平电路一直处于复位态。解决是统一用resetn命名并检查敏感列表上板前先用一个 LED 直接接复位信号看亮灭。第二加法结果低 32 位对、进位cout恒为 0。原因是把assign {cout, result} a b cin;拆成了两条赋值右侧退化成 32 位运算。解决是保留拼接写法或者在拆分时显式扩展到 33 位再截取。第三单周期 CPU 上板后反复执行第一条指令PC 不前进。原因是指令存储器用了块存储器同步读延迟一拍取到的指令和当前 PC 对不上译码出来全是无效指令。解决是取指改用分布式存储器或者在数据通路里接受这一拍延迟、把 PC 提前一拍给出。第四五级流水跑测试程序结果偶尔错一位重复运行错误位置还不固定。原因是寄存器堆没有做同周期写后读处理WB 阶段写回的值和 ID 阶段的读撞在同一拍。解决是加写穿透逻辑或者确认前递路径覆盖了所有 RAW 距离。第五综合布局布线全部通过、时序报告一片绿、上板就是不稳。原因是约束文件只写了引脚没写时钟工具做的是无约束优化报出来的裕量没有意义。解决是补上create_clock重新跑实现看 WNS 是否为正再看关键路径报告里最长的那条是不是你预期的那条。6. 设计取舍为什么参考实现要留一个黑盒把 LCD 触摸屏的驱动封装成网表文件、只暴露一组引脚是这套实验平台里最值得琢磨的一个决定。从工程角度看它藏起了几百行时序敏感的显示代码让学生专注在 CPU 本体上从教学角度看它同时也藏起了一份接口契约——你只知道给地址给数据就能显示不知道它内部需要几个周期才能吃掉一笔写。于是第一批上板的人几乎都会遇到同一个现象CPU 跑得飞快屏幕上的数字却像卡住一样。这不是 CPU 错了是没人告诉你显示模块的吞吐上限。我倾向于把这个取舍理解成一种分层的诚实手册明确说了这是黑盒、只需调用那么调用方就有义务自己去测这个黑盒的时序边界。同样的逻辑贯穿整条实验链——加法器交给综合器、乘法器拆成状态机、单周期接受低频率、多周期接受复杂控制、流水线接受冒险处理。每一步都是拿一样东西换另一样拿面积换延迟、拿周期数换临界路径、拿控制复杂度换吞吐量、拿可见性换上手速度。没有哪一步是更先进的替代关系它们各自对应一类约束条件下的最优解。验证方法也是同一套思路。功能仿真的作用是证明逻辑对时序报告的作用是证明它能在目标频率下对上板演示的作用是证明前两者没有共同的假设错误。三者缺一不可因为它们的失效模式互不重叠仿真发现不了时钟约束缺失时序报告发现不了复位极性反了上板演示发现不了偶发的冒险——除非你恰好跑到那条指令序列。从那以后我每次把设计往板子上搬之前都强制走一遍三件事波形里确认复位释放的时刻、时序报告里确认最差裕量为正、约束文件里确认时钟和每个端口的电平标准都写了。这三件事各花五分钟能省掉后面几个通宵。希望帮到你。本文还有配套的精品资源点击获取
