简介面向IC设计与验证工程师、微电子相关专业学生这份Synopsys VCS用户手册S-2021.09版提供官方级使用指引主要解决数字、模拟及混合信号仿真环境搭建、编译仿真流程与问题定位等实际问题适合具备一定Verilog/SystemVerilog基础、希望系统上手VCS的中高级读者查阅。资源包为1个PDF文件约11.36MB内容从技术兼容性、仿真抢占支持、许可证获取与环境变量配置讲起延伸到synopsys_sim.setup文件创建、库概念与库名映射、编译与仿真选项等核心章节并包含命令行与图形界面两种使用方式及日志查看、调试工具等排错思路目录层级完整可按主题直接检索。目前已有4339人学习下载可作为日常查阅的案头工具书也可用于对照官方流程规范团队验证环境配置。1. 装 VCS 2021.09 之前先确认你手里那份手册是哪一版前阵子某开发者拿着 VCS_User_Guide.pdf 来问说照着第一章 Getting Started 一步步敲vcs命令压根没起来。翻到版权页才发现手册标的是 S-2021.092021 年 9 月那一版而他机器上装的是另一个年份的包环境变量还指着旧的安装目录。IC 设计这行里仿真器版本和手册差一个季度-debug_access的能力粒度、库文件格式、synopsys_sim.setup的解析规则就可能对不上报错还特别玄学。这份手册的价值不在“读”在于它把从环境搭建、许可证、库映射到 two-step/three-step 流程的每一步都写死了你照着它把环境装对后面才谈得上跑仿真。这篇就按装一台新机器的顺序把 S-2021.09 这套环境从核对、安装、配库到验证走一遍。2. 装前核对系统、编译器与安装路径一次定死装 VCS 最容易翻车的地方不在安装器本身而在装之前那十分钟没核对。我见过太多人直接解包、跑安装脚本装完发现vcs起来了但一编译就报链接错误回头再改路径、改 gcc等于重装一遍。这一章把三件事定死系统与编译器版本、安装目录规划、环境变量脚本。这三样定完后面 synopsys_sim.setup 和编译流程才有稳定的地基。2.1 先对版本号再看系统位数和编译器拿到安装包第一件事不是解压是对版本。手册封面写的是 S-2021.09安装包目录名里通常也带这个串两者对不上就先别装。版本对上之后把下面这张表逐项过一遍缺一项都别往下走。检查项合格线怎么查CPU 架构x86_64uname -m操作系统主流 64 位 Linux 发行版cat /etc/os-releaseglibc不低于安装包 release note 标的下限ldd --versiongcc / g与手册标注的支持区间对齐gcc --version、g --version磁盘安装目录预留 30 GB 以上df -h /tools内存编译大型设计建议 32 GB 起free -gShellbash 或 csh团队统一echo $SHELLgcc 这一项值得单独说。很多人觉得编译器越新越好实际正相反——VCS 在编译期要调 C 编译器去处理 DPI、PLI 那一层gcc 版本太新一些老代码里的警告会被提升成错误报出来的错还跟你写的 Verilog 一点关系没有。血泪经验是装之前先在团队里问一句“这台机器上别人用的哪个 gcc”跟着装同版本比自己挑最新的省事得多。如果系统自带的太新常见做法是单独装一个老版本编译时用-cc和-cpp显式指过去这个后面第 4 章会写。2.2 安装目录怎么规划为什么尽量别装在共享盘上路径规划的核心原则只有一条同一个大版本装一次路径里带版本号升级不覆盖旧的。这样旧项目还能指着老版本跑新项目切新版本出问题能立刻回退。# 目录规划版本号进路径权限归到统一的 eda 用户组 sudo mkdir -p /tools/eda/vcs/S-2021.09 sudo groupadd -f eda sudo chown -R root:eda /tools/eda/vcs sudo chmod -R 755 /tools/eda/vcs # 解包安装器一般叫 setup.sh 或 installer先 ls 确认名字 mkdir -p /tmp/vcs_install tar -xzf vcs_S-2021.09_linux64.tar.gz -C /tmp/vcs_install ls /tmp/vcs_install上面这几行的逻辑很直白目录先按工具/版本建好属主给 root、属组给 eda普通用户只读避免有人手滑改到安装目录里的东西解包到/tmp而不是直接解到目标目录是因为安装器需要先自检再落地中间产物别污染正式路径。参数上要注意两点。一是解包后的顶层目录结构安装完成后$VCS_HOME必须指向包含bin和linux64的那一层多一层少一层都会导致PATH拼错二是安装介质尽量别直接装在 NFS 之类的网络盘上VCS 编译和仿真期间会频繁读写库目录和临时文件网络盘的文件锁和延迟在并行编译时特别容易出问题常见做法是安装目录放本地盘项目库目录按团队规范走。2.3 环境变量脚本三行就够多一行都是坑环境变量是这类 EDA 工具最容易被“祖传脚本”搞乱的地方。经常看到有人从老机器上拷一份几百行的bashrc过来里面好几个版本的工具路径叠在一起which vcs出来的结果跟他以为的完全不是一个。我一般会给每个工具、每个版本单独写一个几行的脚本用的时候 source不用就退出终端。# /tools/eda/env/vcs-S-2021.09.sh # 只做三件事指根目录、加 bin 到 PATH、加运行库路径 export VCS_HOME/tools/eda/vcs/S-2021.09 export PATH$VCS_HOME/bin:$PATH export LD_LIBRARY_PATH$VCS_HOME/linux64/lib:$LD_LIBRARY_PATH # 注意VCS_HOME 结尾不要带斜杠带斜杠后拼出来的路径会出现双斜杠 # 在某些脚本的字符串比较逻辑里会被判成不同路径三行的分工VCS_HOME是根很多工具和脚本会读这个变量去定位安装目录下的doc、etc、includePATH放进bin目录vcs、vlogan、vhdlan、simv这些命令才找得到LD_LIBRARY_PATH指向linux64/lib负责运行期动态库加载缺了它典型的症状是命令能启动但一执行就报找不到.so。脚本加载完立刻做两件事验证which -a vcs vcs -IDwhich -a会把 PATH 里所有匹配的vcs都列出来如果出现两个以上说明你机器上还残留着别的版本先清干净再继续否则后面所有报错都可能是版本串了导致的假象。vcs -ID会打印版本号和构建日期输出里的版本串必须和 S-2021.09 对得上这一条比什么都直接。提示切换版本时不要在一个终端里反复覆盖变量直接开新终端 source 新脚本。老变量叠加是最难查的一类问题。2.4 许可证变量、端口、feature 三件事许可证出问题的表现很统一命令能起来一编译就卡在 checkout 上报一句拿不到 license。排查顺序永远是变量、端口、feature 三层往下走。# 第一层变量写对 export LM_LICENSE_FILE27020lic-srv # 有些现场的老脚本里还会单独设一个厂商前缀的专用变量 # 两个都留着不冲突谁生效看工具自己的读取顺序 # 第二层端口通不通 nc -vz lic-srv 27020 # 第三层这个 feature 到底有没有、有没有被占满 lmutil lmstat -c 27020lic-srv -a | grep -i vcs三层里最容易被跳过的是第二层。很多人一看变量设了就直接编译其实中间隔着防火墙、VLAN 策略、主机名解析。nc一行就能确认端口通不通比在编译日志里猜快得多。第三层看的是 feature 名和占用数——有些现场许可证池里 VCS 的 feature 数量有限白天跑批量回归的时候被别人占满你这边就会莫名其妙拿不到换个时段或者让管理员确认配额就行。还有两个细节变量里的主机名最好写解析稳定那个别一会儿短名一会儿全名某些版本的许可证客户端对大小写和域名后缀敏感许可证服务器的时间不要比客户端快太多时间偏差大了同样会拒绝签发。3. synopsys_sim.setup库名映射写错编译全白干环境变量配完vcs -ID能出版本很多人就以为装完了。其实还差最关键的一步库映射文件。VCS 的所有编译产物不是丢在一个目录里而是按“逻辑库名 → 物理路径”的映射存放这份映射就写在synopsys_sim.setup里。这个文件写错症状是vlogan明明没报错vcs精化的时候却说模块找不到——你以为编译成功了其实东西存到别的地方去了。3.1 这个文件到底从哪儿读VCS 找synopsys_sim.setup是有固定顺序的先看当前工作目录再看用户主目录最后才看安装目录下的bin。这个顺序意味着你在哪个目录下敲命令就用哪个目录的 setup 文件。所以同一个工程里在不同子目录跑vcs行为可能不一样。常见做法是在项目根目录放一份所有编译仿真都在这个目录或它的子目录里跑。子目录里如果没放 setup 文件VCS 会一路往上一层找但如果子目录里放了一份不完整的就会覆盖掉上层的这个坑后面第 5 章还会提。# project_root/synopsys_sim.setup -- 注释用两个减号开头不是 #写错了整行会被当成库定义 WORK DEFAULT DEFAULT : ./work这两行的含义WORK是逻辑库名表示映射DEFAULT是 VCS 的默认工作库第二行:表示定义这个逻辑库对应的物理路径。合起来就是“把 WORK 映射到默认库默认库的文件放在当前目录下的 work 里”。3.2 库映射的两种符号和:这个文件里只有两个符号要记是“别名映射”:是“路径定义”。搞混了就是灾难。-- 场景一单库所有东西进 work WORK DEFAULT DEFAULT : ./work -- 场景二多库RTL 和 TB 分开放便于复用 WORK DEFAULT DEFAULT : ./work RTL_LIB : ./libs/rtl TB_LIB : ./libs/tb -- 场景三引用别人已经编译好的公共库 COMMON_LIB : /proj/simlib/common/S-2021.09场景二的写法在多项目并行时特别有用RTL 编译进RTL_LIBTB 编译进TB_LIB精化的时候指定-top和库搜索顺序公共部分不用每次重编。场景三是引用别人编好的库注意路径写绝对路径写相对路径的话换目录跑就找不到了。参数上有两个细节物理路径可以是相对也可以是绝对但如果这个 setup 文件会被多个子目录共用一律写绝对路径更安全库名建议全大写或用下划线分隔避免和 Verilog 里的模块名撞名撞了之后报错信息会非常难看懂。注意synopsys_sim.setup里不要留空的DEFAULT定义也不要定义两个同名库指向不同路径这两种情况在解析阶段不一定报错但在精化阶段会给出风马牛不相及的提示。3.3 用 SYNOPSYS_SIM_SETUP 管多项目当一台机器上并行跑好几个项目每个项目一份 setup 文件靠切换目录来切换配置就很容易出问题。这时候用环境变量把路径钉死。# 在项目激活脚本里指定避免 cwd 不同导致读到不同配置 export SYNOPSYS_SIM_SETUP/proj/alpha/sim/synopsys_sim.setup这个变量一旦设置优先级高于前面的目录查找顺序相当于给当前 shell 强制绑定一份配置。我一般会把它写进项目的环境激活脚本里和VCS_HOME放在一起这样开发人员进项目先 source 一次就不会出现“我在哪个目录跑”这种玄学问题。代价是灵活性下降如果你临时想在别的目录做个试验得先unset SYNOPSYS_SIM_SETUP否则读到的永远是项目那份。这个取舍看团队习惯人多的项目我倾向钉死一个人折腾的环境就靠目录自然切换。3.4 怎么确认库真的落盘了配置写完不能凭感觉要实际编一个文件看产物落在哪。这是装完环境后我必做的一步。# 造一个最小模块做落盘验证 mkdir -p /proj/alpha/sim cd /proj/alpha/sim cat smoke.v EOF module smoke; initial $display(SMOKE OK); endmodule EOF # 分析进 RTL_LIB对应 setup 里定义的库名 vlogan -full64 -sverilog -work RTL_LIB smoke.v -l vlogan_smoke.log # 看物理目录里有没有产物 ls -R ./libs/rtl | head -20这里-work指定的名字必须是 setup 文件里已经定义过的逻辑库名写成没定义的名字会报错这是好事至少能立刻发现映射没生效。ls -R看./libs/rtl下有没有生成目录和库文件有产物说明映射链路是通的如果vlogan没报错但这个目录是空的那基本可以断定产物落到别的地方去了回去检查synopsys_sim.setup的路径写法和当前工作目录。4. 三段式流程vlogan、vcs、simv 的参数怎么给环境和库都齐了才轮到真正跑设计。VCS 的流程分两种two-step 是vcs一把梭编译加精化一起做three-step 是vlogan/vhdlan先分析、vcs再精化、最后simv跑仿真。手册第 1 章和第 2 章把两种流程并列讲了但没告诉你什么时候该用哪种。这一章按三段式的顺序拆参数顺便说清取舍。4.1 vlogan 把源码分析进库分析阶段做的是语法检查和中间表示生成产物按库名落到 setup 文件指定的路径。这一步的参数给对了后面精化会快很多。vlogan -full64 -sverilog \ -timescale1ns/1ps \ -work RTL_LIB \ incdir./rtl/include \ defineSIM_DEBUG \ -f rtl.f \ -l vlogan.log逐项说-full64在较新的版本里已经是默认行为老脚本里留着也无害-sverilog打开 SystemVerilog 支持纯 Verilog 工程可以不加但加了不会有副作用-timescale1ns/1ps给没有显式时间单位的模块兜底缺了它仿真时间推进会按工具默认值走波形上看到的时间和你想的差几个数量级-work指定目标库必须和 setup 文件对得上incdir和define是包含路径和宏定义可以写多个-f从文件里读源文件列表比命令行一长串好维护-l把日志写文件出问题第一件事就是看这个。文件列表rtl.f的写法也有讲究路径写相对的话相对的是你执行命令的目录不是.f文件所在目录。所以要么全写绝对路径要么固定在项目根目录执行命令别到处乱跑。4.2 vcs 精化-top 和 -debug_access 的取舍精化是把分析好的模块实例化、连起来、生成可执行仿真器的过程这一步最慢参数也最值得琢磨。vcs -full64 -sverilog \ -debug_accessall \ -top tb_top \ -timescale1ns/1ps \ -l vcs.log \ RTL_LIB.dut TB_LIB.tb_top-top指定顶层模块必须唯一指错了会报“找不到顶层”或者干脆生成一个空仿真器。后面两个位置的写法库名.模块名是精化阶段的标准写法明确告诉工具去哪个库里找比让它自己猜靠谱。-debug_accessall是这份手册第 4 章重点讲的东西也是最容易吃亏的地方。它的作用是保留调试能力——信号可见性、波形可 dump、断点能设。all最省事但代价是编译变慢、生成的仿真器变大、运行时内存占用升高。手册里给了更细的粒度我一般按实际需要挑写法保留的能力适用场景-debug_accessall全部前期调 bug、要设断点看类成员-debug_accesslinewnode行信息与线网只看波形、不改层次-debug_accessclass类与对象验证平台以 UVM 为主不加无回归批量跑、追求最快早期版本里某些能力还需要额外加-lca才认S-2021.09 上多数直接可用但团队老脚本里留着-lca也很常见不影响。真正要避免的是回归脚本里无脑all——编译慢一倍、仿真慢三成跑几千个 case 的时候这个差距非常可观。4.3 simv 运行时的几个常用开关精化成功后会生成simv运行阶段参数就少很多。./simv -l sim.log \ ntb_random_seed20210901 \ vcdpluson \ plusarg_save-l写运行日志和编译日志分开放出问题两边对照看。ntb_random_seed固定随机种子这条是复现问题的后悔药——不固定种子同一个 case 跑两次结果不同你连复现都做不到。vcdpluson打开波形记录产物是 VPD 文件属于工具自带能力不需要额外装别的软件就能看。plusarg_save把命令行传进去的 plusarg 记到日志里回归出问题时能直接看到当时用的什么参数。提示波形文件默认写在当前目录而且体积增长很快长仿真一定配合$vcdplusmemon之类的按需开关别一上来就全量 dump。4.4 two-step 和 three-step 什么时候各用哪个两种流程没有优劣只有场景场景选哪种原因只改 TB 不动 RTLthree-stepRTL 库不用重分析直接精化快得多单次调试、临时看个东西two-step一条命令到底省事多人共用同一套 RTL 库three-step分析产物可复用避免重复劳动混合语言Verilog VHDLthree-stepvhdlan和vlogan各管一部分分工清晰需要按库控制精化顺序three-step库搜索顺序可控结果稳定我的习惯是只要这个项目不是我一个人临时看两眼一律 three-step。分析产物的复用价值在第二次编译的时候就回本了而且分阶段出错时定位范围小得多——分析阶段报错就是语法和路径问题精化阶段报错就是层次和库问题不会混在一起。5. 排错这五种翻车我一年能遇上三四回下面这五条是按遇到频率排的基本覆盖了从装完到跑通之间 90% 的卡点。每条都按“看到什么 → 为什么 → 怎么办”写照着对症状就行。5.1 命令找不到或者版本对不上现象敲vcs提示 command not found或者vcs -ID出来的版本号跟安装目录名不一致。原因环境变量脚本没 source、source 了但顺序不对、机器上还残留别的版本。最常见的是.bashrc里既有系统默认路径又有一份老脚本PATH里两个都在。解决先which -a vcs把候选全列出来再echo $PATH看顺序。确认VCS_HOME指向的是/tools/eda/vcs/S-2021.09PATH里它排在最前面。如果.bashrc里有多份配置把老的注释掉或者干脆删掉重新开终端 source。5.2 一编译就卡在许可证上现象vcs能启动输出几行之后停在 checkout 上最后报拿不到 license 或 feature 不支持。原因变量没设对、端口不通、feature 配额被占满、服务器时间和客户端差太多。四种原因报错文本很接近容易误判。解决按第 2.4 节的三层顺序查。先echo $LM_LICENSE_FILE确认变量再nc -vz确认端口最后lmutil lmstat -c ... -a | grep -i vcs看 feature 和占用量。如果三项都正常还是拿不到看服务器与客户端的时间差超过太多会被拒。5.3 精化报模块找不到但分析明明成功了现象vlogan跑完没报错vcs精化时报某模块未定义或者提示库搜索不到。原因synopsys_sim.setup的库映射和-work用的名字对不上或者分析时的当前目录和精化时的当前目录不同读到了两份不一样的 setup 文件。解决pwd确认当前目录cat synopsys_sim.setup看映射ls看物理路径下有没有产物。精化时把库名写全用库名.模块名的形式别让工具自己猜。如果设了SYNOPSYS_SIM_SETUPecho一下确认是不是指到你以为的那份。5.4 链接阶段报与 Verilog 无关的 C 错误现象精化进行到一半报一堆undefined reference、cannot find -lstdc、某个系统头文件里的警告被当成错误。原因gcc/g 版本和工具预期的不一致通常是系统自带的太新。这类报错之所以难查是因为错误信息全是 C/C 的跟你的设计代码毫无关系。解决用-cc和-cpp显式指定编译器版本。# 显式指定 C/C 编译器绕开系统默认的新版本 vcs -full64 -sverilog \ -cc gcc-9 -cpp g-9 \ -debug_accessall \ -top tb_top -l vcs.log \ RTL_LIB.dut TB_LIB.tb_top如果不知道装哪个版本去看安装目录下 doc 里那份 release note里面标了支持区间照着挑一个就行。5.5 仿真跑起来了但结果不对现象simv正常结束没有报错但输出和预期不一致波形上某些信号一直是 X 或者一直是 0。原因时间单位和精度没统一、复位没生效、随机种子没固定、或者波形 dump 的层次不对导致看到的是未初始化值。解决先确认-timescale在分析和精化两处都给了且一致再看波形里复位信号的时序对不对最后固定随机种子重跑一遍看结果是否稳定复现。如果每次结果都不一样问题一定在种子或者初始化顺序不在设计逻辑本身。6. 装完怎么验证一个三十行的计数器跑通全链路验证一套环境装没装对不要拿公司里最复杂的那个设计去试那只会让你在几十个报错里分不清哪个是环境问题。我的做法是固定一个小 demo一个带复位的计数器加一个 tb三十行代码能打印、能出波形、能设断点。每装一台新机器都先跑它。# 目录结构setup 文件 rtl tb 三样东西就够 mkdir -p /proj/smoke/{rtl,tb} cd /proj/smoke cat synopsys_sim.setup EOF WORK DEFAULT DEFAULT : ./work RTL_LIB : ./libs/rtl TB_LIB : ./libs/tb EOF cat rtl/counter.v EOF module counter(input clk, input rst_n, output reg [7:0] cnt); always (posedge clk or negedge rst_n) if (!rst_n) cnt 8d0; else cnt cnt 8d1; endmodule EOF cat tb/tb_counter.v EOF module tb_counter; reg clk 0, rst_n 0; wire [7:0] cnt; counter u_counter(.clk(clk), .rst_n(rst_n), .cnt(cnt)); always #5 clk ~clk; initial begin #20 rst_n 1; #200; if (cnt 8d18) $display(TEST PASSED cnt%0d, cnt); else $display(TEST FAILED cnt%0d, cnt); $finish; end endmodule EOF三段式跑完vlogan -full64 -sverilog -work RTL_LIB rtl/counter.v -l vlogan_rtl.log vlogan -full64 -sverilog -work TB_LIB tb/tb_counter.v -l vlogan_tb.log vcs -full64 -sverilog -debug_accessall -top tb_counter \ -l vcs.log RTL_LIB.counter TB_LIB.tb_counter ./simv -l sim.log vcdpluson跑通的标准不是“没报错”而是下面这张表里每一项都对上验证项命令期望结果版本vcs -ID输出含 S-2021.09库映射ls libs/rtl libs/tb两个目录都有产物精化ls simv生成可执行文件仿真./simv -l sim.log打印 TEST PASSED波形ls *.vpd文件存在且大小不为 0许可证释放lmutil lmstat -c 27020lic-srv -a跑完后占用数回落这个 demo 还有个额外好处它足够小你可以随便改参数做对照实验。比如把-debug_accessall换成-debug_accessline看波形里还能不能抓到cnt比如把synopsys_sim.setup里的DEFAULT路径改错一位看报错长什么样。这些刻意制造的翻车比等生产环境出问题再学要便宜太多。从那以后我每装一台新机器、每换一个大版本都会先把这三十行跑一遍六项全绿才敢往项目目录里放东西。装 EDA 工具这件事最贵的从来不是安装时间是装完之后那些说不清道不明的假象。希望这套核对流程能帮你少走两晚弯路。本文还有配套的精品资源点击获取
简介面向IC设计与验证工程师、微电子相关专业学生这份Synopsys VCS用户手册S-2021.09版提供官方级使用指引主要解决数字、模拟及混合信号仿真环境搭建、编译仿真流程与问题定位等实际问题适合具备一定Verilog/SystemVerilog基础、希望系统上手VCS的中高级读者查阅。资源包为1个PDF文件约11.36MB内容从技术兼容性、仿真抢占支持、许可证获取与环境变量配置讲起延伸到synopsys_sim.setup文件创建、库概念与库名映射、编译与仿真选项等核心章节并包含命令行与图形界面两种使用方式及日志查看、调试工具等排错思路目录层级完整可按主题直接检索。目前已有4339人学习下载可作为日常查阅的案头工具书也可用于对照官方流程规范团队验证环境配置。1. 装 VCS 2021.09 之前先确认你手里那份手册是哪一版前阵子某开发者拿着 VCS_User_Guide.pdf 来问说照着第一章 Getting Started 一步步敲vcs命令压根没起来。翻到版权页才发现手册标的是 S-2021.092021 年 9 月那一版而他机器上装的是另一个年份的包环境变量还指着旧的安装目录。IC 设计这行里仿真器版本和手册差一个季度-debug_access的能力粒度、库文件格式、synopsys_sim.setup的解析规则就可能对不上报错还特别玄学。这份手册的价值不在“读”在于它把从环境搭建、许可证、库映射到 two-step/three-step 流程的每一步都写死了你照着它把环境装对后面才谈得上跑仿真。这篇就按装一台新机器的顺序把 S-2021.09 这套环境从核对、安装、配库到验证走一遍。2. 装前核对系统、编译器与安装路径一次定死装 VCS 最容易翻车的地方不在安装器本身而在装之前那十分钟没核对。我见过太多人直接解包、跑安装脚本装完发现vcs起来了但一编译就报链接错误回头再改路径、改 gcc等于重装一遍。这一章把三件事定死系统与编译器版本、安装目录规划、环境变量脚本。这三样定完后面 synopsys_sim.setup 和编译流程才有稳定的地基。2.1 先对版本号再看系统位数和编译器拿到安装包第一件事不是解压是对版本。手册封面写的是 S-2021.09安装包目录名里通常也带这个串两者对不上就先别装。版本对上之后把下面这张表逐项过一遍缺一项都别往下走。检查项合格线怎么查CPU 架构x86_64uname -m操作系统主流 64 位 Linux 发行版cat /etc/os-releaseglibc不低于安装包 release note 标的下限ldd --versiongcc / g与手册标注的支持区间对齐gcc --version、g --version磁盘安装目录预留 30 GB 以上df -h /tools内存编译大型设计建议 32 GB 起free -gShellbash 或 csh团队统一echo $SHELLgcc 这一项值得单独说。很多人觉得编译器越新越好实际正相反——VCS 在编译期要调 C 编译器去处理 DPI、PLI 那一层gcc 版本太新一些老代码里的警告会被提升成错误报出来的错还跟你写的 Verilog 一点关系没有。血泪经验是装之前先在团队里问一句“这台机器上别人用的哪个 gcc”跟着装同版本比自己挑最新的省事得多。如果系统自带的太新常见做法是单独装一个老版本编译时用-cc和-cpp显式指过去这个后面第 4 章会写。2.2 安装目录怎么规划为什么尽量别装在共享盘上路径规划的核心原则只有一条同一个大版本装一次路径里带版本号升级不覆盖旧的。这样旧项目还能指着老版本跑新项目切新版本出问题能立刻回退。# 目录规划版本号进路径权限归到统一的 eda 用户组 sudo mkdir -p /tools/eda/vcs/S-2021.09 sudo groupadd -f eda sudo chown -R root:eda /tools/eda/vcs sudo chmod -R 755 /tools/eda/vcs # 解包安装器一般叫 setup.sh 或 installer先 ls 确认名字 mkdir -p /tmp/vcs_install tar -xzf vcs_S-2021.09_linux64.tar.gz -C /tmp/vcs_install ls /tmp/vcs_install上面这几行的逻辑很直白目录先按工具/版本建好属主给 root、属组给 eda普通用户只读避免有人手滑改到安装目录里的东西解包到/tmp而不是直接解到目标目录是因为安装器需要先自检再落地中间产物别污染正式路径。参数上要注意两点。一是解包后的顶层目录结构安装完成后$VCS_HOME必须指向包含bin和linux64的那一层多一层少一层都会导致PATH拼错二是安装介质尽量别直接装在 NFS 之类的网络盘上VCS 编译和仿真期间会频繁读写库目录和临时文件网络盘的文件锁和延迟在并行编译时特别容易出问题常见做法是安装目录放本地盘项目库目录按团队规范走。2.3 环境变量脚本三行就够多一行都是坑环境变量是这类 EDA 工具最容易被“祖传脚本”搞乱的地方。经常看到有人从老机器上拷一份几百行的bashrc过来里面好几个版本的工具路径叠在一起which vcs出来的结果跟他以为的完全不是一个。我一般会给每个工具、每个版本单独写一个几行的脚本用的时候 source不用就退出终端。# /tools/eda/env/vcs-S-2021.09.sh # 只做三件事指根目录、加 bin 到 PATH、加运行库路径 export VCS_HOME/tools/eda/vcs/S-2021.09 export PATH$VCS_HOME/bin:$PATH export LD_LIBRARY_PATH$VCS_HOME/linux64/lib:$LD_LIBRARY_PATH # 注意VCS_HOME 结尾不要带斜杠带斜杠后拼出来的路径会出现双斜杠 # 在某些脚本的字符串比较逻辑里会被判成不同路径三行的分工VCS_HOME是根很多工具和脚本会读这个变量去定位安装目录下的doc、etc、includePATH放进bin目录vcs、vlogan、vhdlan、simv这些命令才找得到LD_LIBRARY_PATH指向linux64/lib负责运行期动态库加载缺了它典型的症状是命令能启动但一执行就报找不到.so。脚本加载完立刻做两件事验证which -a vcs vcs -IDwhich -a会把 PATH 里所有匹配的vcs都列出来如果出现两个以上说明你机器上还残留着别的版本先清干净再继续否则后面所有报错都可能是版本串了导致的假象。vcs -ID会打印版本号和构建日期输出里的版本串必须和 S-2021.09 对得上这一条比什么都直接。提示切换版本时不要在一个终端里反复覆盖变量直接开新终端 source 新脚本。老变量叠加是最难查的一类问题。2.4 许可证变量、端口、feature 三件事许可证出问题的表现很统一命令能起来一编译就卡在 checkout 上报一句拿不到 license。排查顺序永远是变量、端口、feature 三层往下走。# 第一层变量写对 export LM_LICENSE_FILE27020lic-srv # 有些现场的老脚本里还会单独设一个厂商前缀的专用变量 # 两个都留着不冲突谁生效看工具自己的读取顺序 # 第二层端口通不通 nc -vz lic-srv 27020 # 第三层这个 feature 到底有没有、有没有被占满 lmutil lmstat -c 27020lic-srv -a | grep -i vcs三层里最容易被跳过的是第二层。很多人一看变量设了就直接编译其实中间隔着防火墙、VLAN 策略、主机名解析。nc一行就能确认端口通不通比在编译日志里猜快得多。第三层看的是 feature 名和占用数——有些现场许可证池里 VCS 的 feature 数量有限白天跑批量回归的时候被别人占满你这边就会莫名其妙拿不到换个时段或者让管理员确认配额就行。还有两个细节变量里的主机名最好写解析稳定那个别一会儿短名一会儿全名某些版本的许可证客户端对大小写和域名后缀敏感许可证服务器的时间不要比客户端快太多时间偏差大了同样会拒绝签发。3. synopsys_sim.setup库名映射写错编译全白干环境变量配完vcs -ID能出版本很多人就以为装完了。其实还差最关键的一步库映射文件。VCS 的所有编译产物不是丢在一个目录里而是按“逻辑库名 → 物理路径”的映射存放这份映射就写在synopsys_sim.setup里。这个文件写错症状是vlogan明明没报错vcs精化的时候却说模块找不到——你以为编译成功了其实东西存到别的地方去了。3.1 这个文件到底从哪儿读VCS 找synopsys_sim.setup是有固定顺序的先看当前工作目录再看用户主目录最后才看安装目录下的bin。这个顺序意味着你在哪个目录下敲命令就用哪个目录的 setup 文件。所以同一个工程里在不同子目录跑vcs行为可能不一样。常见做法是在项目根目录放一份所有编译仿真都在这个目录或它的子目录里跑。子目录里如果没放 setup 文件VCS 会一路往上一层找但如果子目录里放了一份不完整的就会覆盖掉上层的这个坑后面第 5 章还会提。# project_root/synopsys_sim.setup -- 注释用两个减号开头不是 #写错了整行会被当成库定义 WORK DEFAULT DEFAULT : ./work这两行的含义WORK是逻辑库名表示映射DEFAULT是 VCS 的默认工作库第二行:表示定义这个逻辑库对应的物理路径。合起来就是“把 WORK 映射到默认库默认库的文件放在当前目录下的 work 里”。3.2 库映射的两种符号和:这个文件里只有两个符号要记是“别名映射”:是“路径定义”。搞混了就是灾难。-- 场景一单库所有东西进 work WORK DEFAULT DEFAULT : ./work -- 场景二多库RTL 和 TB 分开放便于复用 WORK DEFAULT DEFAULT : ./work RTL_LIB : ./libs/rtl TB_LIB : ./libs/tb -- 场景三引用别人已经编译好的公共库 COMMON_LIB : /proj/simlib/common/S-2021.09场景二的写法在多项目并行时特别有用RTL 编译进RTL_LIBTB 编译进TB_LIB精化的时候指定-top和库搜索顺序公共部分不用每次重编。场景三是引用别人编好的库注意路径写绝对路径写相对路径的话换目录跑就找不到了。参数上有两个细节物理路径可以是相对也可以是绝对但如果这个 setup 文件会被多个子目录共用一律写绝对路径更安全库名建议全大写或用下划线分隔避免和 Verilog 里的模块名撞名撞了之后报错信息会非常难看懂。注意synopsys_sim.setup里不要留空的DEFAULT定义也不要定义两个同名库指向不同路径这两种情况在解析阶段不一定报错但在精化阶段会给出风马牛不相及的提示。3.3 用 SYNOPSYS_SIM_SETUP 管多项目当一台机器上并行跑好几个项目每个项目一份 setup 文件靠切换目录来切换配置就很容易出问题。这时候用环境变量把路径钉死。# 在项目激活脚本里指定避免 cwd 不同导致读到不同配置 export SYNOPSYS_SIM_SETUP/proj/alpha/sim/synopsys_sim.setup这个变量一旦设置优先级高于前面的目录查找顺序相当于给当前 shell 强制绑定一份配置。我一般会把它写进项目的环境激活脚本里和VCS_HOME放在一起这样开发人员进项目先 source 一次就不会出现“我在哪个目录跑”这种玄学问题。代价是灵活性下降如果你临时想在别的目录做个试验得先unset SYNOPSYS_SIM_SETUP否则读到的永远是项目那份。这个取舍看团队习惯人多的项目我倾向钉死一个人折腾的环境就靠目录自然切换。3.4 怎么确认库真的落盘了配置写完不能凭感觉要实际编一个文件看产物落在哪。这是装完环境后我必做的一步。# 造一个最小模块做落盘验证 mkdir -p /proj/alpha/sim cd /proj/alpha/sim cat smoke.v EOF module smoke; initial $display(SMOKE OK); endmodule EOF # 分析进 RTL_LIB对应 setup 里定义的库名 vlogan -full64 -sverilog -work RTL_LIB smoke.v -l vlogan_smoke.log # 看物理目录里有没有产物 ls -R ./libs/rtl | head -20这里-work指定的名字必须是 setup 文件里已经定义过的逻辑库名写成没定义的名字会报错这是好事至少能立刻发现映射没生效。ls -R看./libs/rtl下有没有生成目录和库文件有产物说明映射链路是通的如果vlogan没报错但这个目录是空的那基本可以断定产物落到别的地方去了回去检查synopsys_sim.setup的路径写法和当前工作目录。4. 三段式流程vlogan、vcs、simv 的参数怎么给环境和库都齐了才轮到真正跑设计。VCS 的流程分两种two-step 是vcs一把梭编译加精化一起做three-step 是vlogan/vhdlan先分析、vcs再精化、最后simv跑仿真。手册第 1 章和第 2 章把两种流程并列讲了但没告诉你什么时候该用哪种。这一章按三段式的顺序拆参数顺便说清取舍。4.1 vlogan 把源码分析进库分析阶段做的是语法检查和中间表示生成产物按库名落到 setup 文件指定的路径。这一步的参数给对了后面精化会快很多。vlogan -full64 -sverilog \ -timescale1ns/1ps \ -work RTL_LIB \ incdir./rtl/include \ defineSIM_DEBUG \ -f rtl.f \ -l vlogan.log逐项说-full64在较新的版本里已经是默认行为老脚本里留着也无害-sverilog打开 SystemVerilog 支持纯 Verilog 工程可以不加但加了不会有副作用-timescale1ns/1ps给没有显式时间单位的模块兜底缺了它仿真时间推进会按工具默认值走波形上看到的时间和你想的差几个数量级-work指定目标库必须和 setup 文件对得上incdir和define是包含路径和宏定义可以写多个-f从文件里读源文件列表比命令行一长串好维护-l把日志写文件出问题第一件事就是看这个。文件列表rtl.f的写法也有讲究路径写相对的话相对的是你执行命令的目录不是.f文件所在目录。所以要么全写绝对路径要么固定在项目根目录执行命令别到处乱跑。4.2 vcs 精化-top 和 -debug_access 的取舍精化是把分析好的模块实例化、连起来、生成可执行仿真器的过程这一步最慢参数也最值得琢磨。vcs -full64 -sverilog \ -debug_accessall \ -top tb_top \ -timescale1ns/1ps \ -l vcs.log \ RTL_LIB.dut TB_LIB.tb_top-top指定顶层模块必须唯一指错了会报“找不到顶层”或者干脆生成一个空仿真器。后面两个位置的写法库名.模块名是精化阶段的标准写法明确告诉工具去哪个库里找比让它自己猜靠谱。-debug_accessall是这份手册第 4 章重点讲的东西也是最容易吃亏的地方。它的作用是保留调试能力——信号可见性、波形可 dump、断点能设。all最省事但代价是编译变慢、生成的仿真器变大、运行时内存占用升高。手册里给了更细的粒度我一般按实际需要挑写法保留的能力适用场景-debug_accessall全部前期调 bug、要设断点看类成员-debug_accesslinewnode行信息与线网只看波形、不改层次-debug_accessclass类与对象验证平台以 UVM 为主不加无回归批量跑、追求最快早期版本里某些能力还需要额外加-lca才认S-2021.09 上多数直接可用但团队老脚本里留着-lca也很常见不影响。真正要避免的是回归脚本里无脑all——编译慢一倍、仿真慢三成跑几千个 case 的时候这个差距非常可观。4.3 simv 运行时的几个常用开关精化成功后会生成simv运行阶段参数就少很多。./simv -l sim.log \ ntb_random_seed20210901 \ vcdpluson \ plusarg_save-l写运行日志和编译日志分开放出问题两边对照看。ntb_random_seed固定随机种子这条是复现问题的后悔药——不固定种子同一个 case 跑两次结果不同你连复现都做不到。vcdpluson打开波形记录产物是 VPD 文件属于工具自带能力不需要额外装别的软件就能看。plusarg_save把命令行传进去的 plusarg 记到日志里回归出问题时能直接看到当时用的什么参数。提示波形文件默认写在当前目录而且体积增长很快长仿真一定配合$vcdplusmemon之类的按需开关别一上来就全量 dump。4.4 two-step 和 three-step 什么时候各用哪个两种流程没有优劣只有场景场景选哪种原因只改 TB 不动 RTLthree-stepRTL 库不用重分析直接精化快得多单次调试、临时看个东西two-step一条命令到底省事多人共用同一套 RTL 库three-step分析产物可复用避免重复劳动混合语言Verilog VHDLthree-stepvhdlan和vlogan各管一部分分工清晰需要按库控制精化顺序three-step库搜索顺序可控结果稳定我的习惯是只要这个项目不是我一个人临时看两眼一律 three-step。分析产物的复用价值在第二次编译的时候就回本了而且分阶段出错时定位范围小得多——分析阶段报错就是语法和路径问题精化阶段报错就是层次和库问题不会混在一起。5. 排错这五种翻车我一年能遇上三四回下面这五条是按遇到频率排的基本覆盖了从装完到跑通之间 90% 的卡点。每条都按“看到什么 → 为什么 → 怎么办”写照着对症状就行。5.1 命令找不到或者版本对不上现象敲vcs提示 command not found或者vcs -ID出来的版本号跟安装目录名不一致。原因环境变量脚本没 source、source 了但顺序不对、机器上还残留别的版本。最常见的是.bashrc里既有系统默认路径又有一份老脚本PATH里两个都在。解决先which -a vcs把候选全列出来再echo $PATH看顺序。确认VCS_HOME指向的是/tools/eda/vcs/S-2021.09PATH里它排在最前面。如果.bashrc里有多份配置把老的注释掉或者干脆删掉重新开终端 source。5.2 一编译就卡在许可证上现象vcs能启动输出几行之后停在 checkout 上最后报拿不到 license 或 feature 不支持。原因变量没设对、端口不通、feature 配额被占满、服务器时间和客户端差太多。四种原因报错文本很接近容易误判。解决按第 2.4 节的三层顺序查。先echo $LM_LICENSE_FILE确认变量再nc -vz确认端口最后lmutil lmstat -c ... -a | grep -i vcs看 feature 和占用量。如果三项都正常还是拿不到看服务器与客户端的时间差超过太多会被拒。5.3 精化报模块找不到但分析明明成功了现象vlogan跑完没报错vcs精化时报某模块未定义或者提示库搜索不到。原因synopsys_sim.setup的库映射和-work用的名字对不上或者分析时的当前目录和精化时的当前目录不同读到了两份不一样的 setup 文件。解决pwd确认当前目录cat synopsys_sim.setup看映射ls看物理路径下有没有产物。精化时把库名写全用库名.模块名的形式别让工具自己猜。如果设了SYNOPSYS_SIM_SETUPecho一下确认是不是指到你以为的那份。5.4 链接阶段报与 Verilog 无关的 C 错误现象精化进行到一半报一堆undefined reference、cannot find -lstdc、某个系统头文件里的警告被当成错误。原因gcc/g 版本和工具预期的不一致通常是系统自带的太新。这类报错之所以难查是因为错误信息全是 C/C 的跟你的设计代码毫无关系。解决用-cc和-cpp显式指定编译器版本。# 显式指定 C/C 编译器绕开系统默认的新版本 vcs -full64 -sverilog \ -cc gcc-9 -cpp g-9 \ -debug_accessall \ -top tb_top -l vcs.log \ RTL_LIB.dut TB_LIB.tb_top如果不知道装哪个版本去看安装目录下 doc 里那份 release note里面标了支持区间照着挑一个就行。5.5 仿真跑起来了但结果不对现象simv正常结束没有报错但输出和预期不一致波形上某些信号一直是 X 或者一直是 0。原因时间单位和精度没统一、复位没生效、随机种子没固定、或者波形 dump 的层次不对导致看到的是未初始化值。解决先确认-timescale在分析和精化两处都给了且一致再看波形里复位信号的时序对不对最后固定随机种子重跑一遍看结果是否稳定复现。如果每次结果都不一样问题一定在种子或者初始化顺序不在设计逻辑本身。6. 装完怎么验证一个三十行的计数器跑通全链路验证一套环境装没装对不要拿公司里最复杂的那个设计去试那只会让你在几十个报错里分不清哪个是环境问题。我的做法是固定一个小 demo一个带复位的计数器加一个 tb三十行代码能打印、能出波形、能设断点。每装一台新机器都先跑它。# 目录结构setup 文件 rtl tb 三样东西就够 mkdir -p /proj/smoke/{rtl,tb} cd /proj/smoke cat synopsys_sim.setup EOF WORK DEFAULT DEFAULT : ./work RTL_LIB : ./libs/rtl TB_LIB : ./libs/tb EOF cat rtl/counter.v EOF module counter(input clk, input rst_n, output reg [7:0] cnt); always (posedge clk or negedge rst_n) if (!rst_n) cnt 8d0; else cnt cnt 8d1; endmodule EOF cat tb/tb_counter.v EOF module tb_counter; reg clk 0, rst_n 0; wire [7:0] cnt; counter u_counter(.clk(clk), .rst_n(rst_n), .cnt(cnt)); always #5 clk ~clk; initial begin #20 rst_n 1; #200; if (cnt 8d18) $display(TEST PASSED cnt%0d, cnt); else $display(TEST FAILED cnt%0d, cnt); $finish; end endmodule EOF三段式跑完vlogan -full64 -sverilog -work RTL_LIB rtl/counter.v -l vlogan_rtl.log vlogan -full64 -sverilog -work TB_LIB tb/tb_counter.v -l vlogan_tb.log vcs -full64 -sverilog -debug_accessall -top tb_counter \ -l vcs.log RTL_LIB.counter TB_LIB.tb_counter ./simv -l sim.log vcdpluson跑通的标准不是“没报错”而是下面这张表里每一项都对上验证项命令期望结果版本vcs -ID输出含 S-2021.09库映射ls libs/rtl libs/tb两个目录都有产物精化ls simv生成可执行文件仿真./simv -l sim.log打印 TEST PASSED波形ls *.vpd文件存在且大小不为 0许可证释放lmutil lmstat -c 27020lic-srv -a跑完后占用数回落这个 demo 还有个额外好处它足够小你可以随便改参数做对照实验。比如把-debug_accessall换成-debug_accessline看波形里还能不能抓到cnt比如把synopsys_sim.setup里的DEFAULT路径改错一位看报错长什么样。这些刻意制造的翻车比等生产环境出问题再学要便宜太多。从那以后我每装一台新机器、每换一个大版本都会先把这三十行跑一遍六项全绿才敢往项目目录里放东西。装 EDA 工具这件事最贵的从来不是安装时间是装完之后那些说不清道不明的假象。希望这套核对流程能帮你少走两晚弯路。本文还有配套的精品资源点击获取
