一、硬件及接口结束1.1 PHY引脚功能描述引脚功能描述1CLK25CLK125:内部PLL生成的125MHz参考时钟，如MAC未使用125MHe时钟，则此引脚应保持浮动，2463GND 接地3REG OUT开关压器，1.05V输出568911121415MDI[0]+MDI[0]-MDI[1]+MDI[1]-MDI[2]+MDI[2]-MDI[3]+MDI[3]-差分信号输出，链接RJ45接口713334859AVDD10 模拟电源1.05V10202637496064AVDD33VDDREG接3.3V电源18RXDVPHY_AD2接收包文数据使能信号。表示传物给PHY的数据有效PHY地址位Bit224RXC 接收包文的时钟信号，GMII、RGMII模式时，时钟正常是125MHZ30RXER接收包文错误指示信号，表示此包文有错误1921222325272829RXD0RXD1RXD2RXD3RXD4RXD5RXD6RXD7接收的数指总线，GMII使用8位，RGMII使用其中的4位31COL/MODE半双工下的决突检测，上拉RGMII，下拉GMII32CRS载波侦听34GTX CLK发送包文的时钟信号，GMII、RGMII模式时，时钟必须是125MHZ35 TXEN发送包文数据使能信号。表示传输给本模块的数据有效42 TXCLK
一、硬件及接口结束1.1 PHY引脚功能描述引脚功能描述1CLK25CLK125:内部PLL生成的125MHz参考时钟，如MAC未使用125MHe时钟，则此引脚应保持浮动，2463GND 接地3REG OUT开关压器，1.05V输出568911121415MDI[0]+MDI[0]-MDI[1]+MDI[1]-MDI[2]+MDI[2]-MDI[3]+MDI[3]-差分信号输出，链接RJ45接口713334859AVDD10 模拟电源1.05V10202637496064AVDD33VDDREG接3.3V电源18RXDVPHY_AD2接收包文数据使能信号。表示传物给PHY的数据有效PHY地址位Bit224RXC 接收包文的时钟信号，GMII、RGMII模式时，时钟正常是125MHZ30RXER接收包文错误指示信号，表示此包文有错误1921222325272829RXD0RXD1RXD2RXD3RXD4RXD5RXD6RXD7接收的数指总线，GMII使用8位，RGMII使用其中的4位31COL/MODE半双工下的决突检测，上拉RGMII，下拉GMII32CRS载波侦听34GTX CLK发送包文的时钟信号，GMII、RGMII模式时，时钟必须是125MHZ35 TXEN发送包文数据使能信号。表示传输给本模块的数据有效42 TXCLK
