124、NPU的硬件仿真：使用HLS（高层次综合）设计NPU

NPU的硬件仿真：使用HLS（高层次综合）设计NPU去年做某款AIoT芯片的NPU原型验证时，我卡在一个极其诡异的问题上：用Vivado HLS写的卷积加速器，C仿真跑得飞快，RTL/C协同仿真却死活不收敛。波形里看到数据路径上有个毛刺，但C代码逻辑怎么看都没问题。折腾三天后，发现是HLS工具把某个循环的流水线深度推错了——我写了个#pragma HLS PIPELINE II=1，但工具认为依赖关系不满足，悄悄给我插了三个周期的气泡，而C仿真里这些气泡根本不存在。从那以后我养成了个习惯：永远不要相信HLS的C仿真结果，那只是童话故事。真正的硬件行为，得看RTL/C协同仿真或者直接看波形。为什么用HLS做NPU仿真纯手写Verilog/RTL设计NPU，对于原型验证阶段来说太慢了。一个简单的3x3卷积核，RTL要写几百行，改一次参数要重新综合半天。HLS允许我们用C/C++描述行为，工具自动生成RTL，迭代速度快一个数量级。但代价是——你失去了对硬件行为的精确控制。HLS生成的RTL里，工具会自作主张地做很多优化：循环展开、流水线、数组分块、数据重排。这些优化在C仿真里完全不可见，只有跑到RTL仿真或者实际FPGA上，才会暴露问题。一个最小NPU计算单元的HLS实现先看一个最简单的例子：4x4的矩阵乘法器，这是NPU里最基础的计算单元。