VFocus: Better Verilog Generation from Large Language Model via Focused Reasoning

发布时间:2026/9/13 19:43:46

VFocus: Better Verilog Generation from Large Language Model via Focused Reasoning 文章总结与翻译一、主要内容本文针对大型语言模型(LLMs)生成Verilog代码时功能正确性不足的问题,提出了一种三阶段训练无关框架VFocus。该框架通过聚焦LLM在代码生成关键决策点的推理过程,提升硬件描述语言(HDL)生成质量,具体包括:预排序阶段:通过LLM提示生成多个代码候选,引入重试机制确保语法有效性,并提出密度引导过滤(Density-guided Filtering)策略,筛选出处于“推理甜点区”(既不过度简短也不过度冗长)的候选代码,提升后续排序的样本质量。排序阶段:利用自动生成的轻量级测试台对候选代码进行仿真,基于自一致性聚类(self-consistency-based clustering)识别行为最一致的候选集,通过定义排序分数筛选最优聚类。后排序优化阶段:挖掘顶尖候选代码的簇内和簇间不一致性,通过推理增强提示(reasoning-augmented prompts)引导LLM针对性修正代码,同时引入早停机制避免无效计算。实验在VerilogEval-Human基准测试上验证,VFocus在Deepseek-R1、o3-mini、QwQ-32B等推理型LLM上显著提升pass@1正确率,尤其在时序电路任务中表现突出,且无需依赖人工编写测试台,具备良好的可扩展性。二、创新点提出三阶段聚焦推理框架,在代码生成的预排序、排序、后排序全流程强化LLM的推理聚焦
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