1. 为什么Chiplet还需要一套“公共语言”先说一个可能被不少人忽略的事实Chiplet这个概念本身其实不新。GPU里堆HBM早就用2.5D封装把多颗die并在一起了服务器SoC里的IOD和CCD也分了很多年只是各家用的内部互连协议五花八门——有的走私有SerDes有的用并行总线有的干脆把die到die的PHY当成一块“黑盒IP”买来就上。问题在于如果这些die全部来自同一家公司、同一套工艺、同一个封装方案那私有协议没任何毛病性能、功耗、延迟都是最优的。可一旦你想把不同晶圆厂、不同工艺节点、甚至不同供应商的die拼在一个封装里情况就完全变了。Alphawave Semi这次发布的UCIe IP核心价值就是解决“公共语言”的问题。UCIe全称Universal Chiplet Interconnect Express2022年3月由Intel联合AMD、Arm、Google、Meta、Microsoft等一堆玩家推出来目标很明确给chiplet生态定一套统一的物理层、协议层和封装规范让不同来源的die能像USB设备一样“插上就能聊”。Alphawave做的是把这一整套标准落地成可授权的IP并且拿到了TSMC 3DFabric平台的认证。换句话说你以后设计一颗chiplet芯片不需要自己从头撸UCIe PHY和控制器直接拿他们家的IP扔进台积电的先进封装流程里就能跑。这篇文章我想聊透三件事UCIe到底解决了什么技术痛点Alphawave这家公司凭什么能在这个位置卡位以及3DFabric平台加持下的chiplet设计落到实际工程里有哪些坑和决策点。适合正在评估chiplet路线、被内存带宽卡住、或者想了解先进封装和die-to-die互连怎么选型的芯片从业者。2. Alphawave Semi的UCIe IP底子到底怎么样2.1 从SerDes基因看这家公司的技术底气Alphawave Semi这家公司很多人可能第一反应是“伦敦那边一家做高速连接IP的”但它的技术路线其实挺有意思。三位创始人都出自英国半导体圈长期做高速SerDesSignal Integrity信号完整性这类硬核物理层方向。2017年成立以后主营业务一直是高速连接IP——从DSP-based PAM4 SerDes到PCIe Controller、Ethernet MAC、HBM Controller一路铺开。到2023年又收购了OpenFive和Precise-ITC把die-to-die互连IP、以太网IP、PCIe/CXL子系统补齐了。这个背景很关键。因为UCIe这种die-to-die接口本质上不是一个“数字逻辑IP”而是一个“模拟数字封装”三合一的活儿。物理层要处理超高密度的互连信号用的是和SerDes类似但又不完全一样的架构——UCIe支持两种形态标准封装用有机基板的走线和先进封装用硅中介层或者Interposer的微凸块/混合键合信号的速率、通道长度、寄生参数、阻抗匹配的玩法跟芯片到芯片的长距SerDes差别很大。所以你会发现市面上一堆IP公司都宣称支持UCIe但真正有底气在2D/2.5D封装上做到量产验证的必须有扎实的物理层设计积累。Alphawave做UCIe IP讲的不是“我们照着规范写了个控制器”而是把他们在56G/112G SerDes上积累的均衡技术、时钟恢复技术、眼图优化手段迁移到die-to-die链路上。这个迁移不是简单改参数die-to-die链路的距离短毫米级甚至亚毫米级信道损耗远小于背板链路但对延迟、功耗、面积极度敏感。SerDes那套沉重的DSP功耗和面积放到UCIe场景根本扛不住所以UCIe PHY又回到类似并行总线轻量均衡的思路数据速率从每pin 2Gbps到每pin 32Gbps分了几档。能把这些档位都吃透、并且在TSMC 3DFabric的真实封装上做硅验证这才是真正的门槛。2.2 拿到TSMC 3DFabric资格认证的真实含义Alphawave这次发布的核心信息之一是他们的UCIe IP已经可以在TSMC 3DFabric平台上交付。3DFabric这个词很多人见过但未必分得清里面的门道。它本质上是台积电对一堆先进封装/3D IC技术的总称主要包括CoWoS2.5D用硅中介层把多个die连起来、InFO扇出型晶圆级封装不需要硅中介层、SoIC真3D堆叠用混合键合把die垂直叠起来这几大路线。Alphawave口径里的“在3DFabric上交付”意味着他们的UCIe PHY针对这些封装方案做过电磁仿真、信号完整性调优、热机械应力分析并给出了经过验证的设计规则和建议的布线方案。这个认证的含金量在于先进封装的die-to-die接口和传统PCB上芯片对芯片完全不同。你在PCB上走100mm的差分线和你在硅中介层上走10mm的微带线损耗模型、串扰模型、电源完整性模型完全是两回事。Alphawave能够拿到3DFabric认证不光是他们的IP通过了台积电的设计规则检查更说明他们已经在真实硅片上跑过UCIe互连拿到了一手眼图、误码率、抖动和功耗数据。这些数据对设计者来说太重要了——做chiplet最怕的不是架构想不清楚而是拿到手的PHY在具体封装条件下跑不到宣称的速率一查SI信号完整性问题头都大。另一个容易被忽略的点拿到平台认证还意味着Alphawave的IP和台积电的参考流程比如3Dblox设计方法学对得上。你用他们家的UCIe PHY在台积电的封装/系统集成设计工具链里可以直接走流程不需要自己再写一堆适配脚本。这个“可落地性”对于量产项目来说可能比IP本身跑多快还重要。3. 拆掉内存墙UCIe的带宽密度与延迟逻辑3.1 内存墙的真正瓶颈在哪“内存墙”这个词这几年被反复提但我发现很多人把它简单理解成DDR/HBM带宽不够。实际上内存墙的本质是“数据移动的能耗和面积代价高到不划算”。举个例子一颗AI加速芯片算力可能已经做到了几百TOPS但如果数据喂不进来算力就是空转。传统方案是把HBM颗粒堆在SoC旁边通过硅中介层走超宽总线——HBM3E的接口位宽是1024bit数据速率9.2Gbps总带宽可以超过1.2TB/s。听起来已经很猛了但HBM的代价是什么它是昂贵的堆叠DRAM容量、成本、Availability货源都受限。更麻烦的是HBM接口本身要占大量MIPI/IO pad面积和功耗一颗有8~12个HBM接口的芯片IO功耗占比可能高达30%以上。这时候你算一笔账就会发现为了喂饱算力你把一大半功耗都花在搬数据上了这还怎么继续ScaleChiplet思路的改变在于把内存控制器和物理接口从计算die里拆出去。计算die只保留和内存die之间的UCIe接口内存die再用自己成熟的工艺去集成DRAM、SRAM甚至未来的新型存储。这样做有三大好处。第一计算die可以用最先进的逻辑工艺内存die可以用性价比更高的成熟工艺不用再为“一颗die同时容纳逻辑和存储”付出工艺折中的代价。第二die到die的UCIe接口带宽密度可以做到远高于传统PCB或Interposer上的长走线——因为距离短信号能跑得很快且功耗很低。第三升级内存时不需要重新设计整颗SoC只需要换一颗die产品迭代节奏会快很多。3.2 D2D互连如何改变带宽公式UCIe的带宽公式其实很直白总带宽 每pin速率 × 并行pin数。但难点在于并行pin数增加会让封装走线变得困难。传统die-to-die互连的走线密度受限于凸块间距bump pitch和布线层资源。而UCIe标准用一个关键设计——把物理层带宽密度bandwidth density作为核心指标单位是Gbps/mm衡量的是每毫米die边缘能够提供的总带宽。这个“每毫米带宽”才是真正突破内存墙的杠杆。以UCIe 2.0规范为例标准封装standard package一组x16的D2D接口每pin速率可以跑到32Gbps一组就是512Gbps的总带宽而这一组PHY在die边缘占用的长度只有大约2~4mm取决于工艺和配置。先进封装silicon interposer/SoIC的密度可以做到更高。对比传统DDR5/LPDDR5X走PCB或者普通MCM的带宽密度——单个DDR5通道的带宽密度可能只有UCIe的十分之一甚至更低。换句话说你把内存挂到UCIe接口上用同样的die边缘资源能换来的带宽是传统方案的好几倍。更妙的是延迟。UCIe的die-to-die延迟可以做到极低——PHY本身的传输延迟是纳秒级控制器延迟加上去也只有几十纳秒跟频率和配置有关。这个数字大概是什么水平呢传统PCIe穿越整个系统到内存的延迟是几百纳秒到微秒级DDR本身访存延迟几十纳秒。意思是UCIe把“访问片外内存”的额外开销压低到了几乎可以忽略的程度。这也是为什么大家敢说“UCIe能拆掉内存墙”——它不只是带宽更大而是延迟表现让cache一致性协议、内存池化这类高阶玩法有了落地的可能。3.3 用实际数字算一笔带宽账说得太抽象容易让人没概念我们直接算一版。假设你要做一颗面向AI推理的chiplet芯片一个计算die推理一个memory die管HBM或者LPDDR。如果用传统2.5D集成计算die和HBM控制器之间在硅中介层上走并行总线假设位宽1024bit数据速率7.2GbpsHBM3标准总带宽 1024 × 7.2 / 8 921.6GB/s。这个数字不错但为了满足1024bit数据总线你得在die边缘布上千条互连线bump占用面积相当大I/O功耗也是大头。如果用UCIe内存die方案计算die和内存die之间用4组UCIe x16接口每pin 32Gbps总带宽 4 × 16 × 32 / 8 256GB/s。看起来带宽比HBM低但你要注意UCIe走的是串行小引脚数量、高每pin速率路线占用的die边缘长度和IO功耗远小于1024bit并行总线。如果想追更高带宽再加通道就行而且UCIe允许你根据应用灵活配置通道数。随着后续UCIe标准的每pin速率继续爬到64Gbps同样通道数的带宽会翻倍。这里想强调的是UCIe对于“内存墙”的破解思路不完全是用一个方案去替代HBM而是把内存子系统拆解成可独立演进、可池化调度的资源释放掉“所有die必须围绕同一套总线布局”的设计约束。带宽也许要加通道才能追平但系统的灵活性、良率、热管理、甚至成本曲线都会不一样。4. 台积电3DFabric选型CoWoS、InFO、SoIC别选错4.1 三条主流封装路线怎么区分说到3DFabric很多人把CoWoS当成“先进封装的代名词”这也算历史原因——英伟达的GPUHBM组合带火了CoWoS。但3DFabric这个伞下不同技术解决的是不同问题选错很致命。CoWoSChip-on-Wafer-on-Substrate典型的2.5Ddie放在硅中介层Interposer上然后整个中介层再放到有机基板上。硅中介层的好处是布线密度极高——线宽线距可以做到亚微米级别适合高密度die-to-die互连比如同时在一颗Interposer上放好几个逻辑die和一堆HBM。代价是Interposer本身很贵、很大制造难度高良率压力和成本压力都不小。CoWoS适合“最高性能、不差钱”的场景。InFOIntegrated Fan-Out不需要硅中介层直接用扇出型封装把die嵌到有机基板里用RDLRedistribution Layer来做die之间和die到基板的连接。布线密度比CoWoS低但成本也低一截封装厚度也更薄。适合对集成度要求不是极致、更看重成本功耗的场景尤其是移动芯片。苹果的M系列就大量使用InFO。SoICSystem on Integrated Chips真·3D堆叠。用混合键合Hybrid Bonding把两颗die面对面或者背靠背焊接没有凸块铜到铜直接接触互连密度比微凸块高几个量级带宽密度可以达到极其恐怖的水平——每平方毫米可以走数万条互连线。SoIC适合垂直堆叠逻辑内存、逻辑逻辑的场景单位面积带宽密度远超CoWoS。但它对生产精度、热管理、die堆叠良率要求极高不是所有设计都适合。三条路线的核心差异我用一个表格说话技术互连密度相对成本典型应用和UCIe的配合方式CoWoS高硅中介层高大算力AI/GPUHBM堆叠UCIe PHY走Interposer上精细走线x16/x32通道都可以铺开InFO中RDL扇出中低移动SoC、低功耗边缘UCIe标准封装模式通道数少一点速率可以压低省功耗SoIC极高混合键合极高3D堆叠逻辑/存储UCIe先进封装模式垂直堆叠延迟最低带宽密度最大4.2 和UCIe搭配时的取舍逻辑选CoWoS还是InFO还是SoIC其实不是越贵越好而是看你的die-to-die链路形态。如果UCIe只用于连接两颗并排放在Interposer上的die距离短、走线可控CoWoS是很舒服的方案。Alphawave的UCIe PHY在这个场景下的优势是他们已经针对Interposer的传输线模型做过优化不会出现“本来在仿真里眼图很开拿到真实Interposer上一测就闭合”的尴尬。CoWoS-S带硅Interposer和CoWoS-R带RDL Interposer的选择也影响PHY配置——RDL Interposer的走线密度稍低但成本也更低。如果对成本更敏感可以选择InFO配UCIe标准封装模式。但要注意InFO的RDL层数通常较少走线阻抗控制没硅中介层那么好。你会希望UCIe PHY的线路均衡能力更强一些Alphawave的IP在这一点上做了可配置的CTLE/DFE目的就是适配不同封装环境的信道损耗。跑过InFO封装的硅验证和只做过Interposer仿真的IP在量产之前你会明显感受到差距。如果目标是垂直堆叠——把逻辑die叠在存储die上或者把两片逻辑die面对面叠起来——那SoIC混合键合是终极方案。在这个场景下UCIe互连的pin间距可以做到几十微米级别一个接口可以塞下海量通道带宽密度达到每平方毫米10Tbps的水平。但这种堆叠对供电、散热、应力控制的要求也高得多你的整个芯片的热设计方案都要跟着改。5. 从纸面到量产集成UCIe IP时的工程细节5.1 物理层设计里那些文档不会写的事作为一个被多个项目的SI问题折磨过的人我必须说选好UCIe IP只是开始物理层集成才是真正决定项目生死的环节。以下这些点是数据手册里通常不写、但实际一定会遇到的坑。首先是ESD防护和电源域的独立性。UCIe PHY通常运行在很低的电压摆幅下先进封装模式下信号幅度可能低于0.5V它对外界的ESD事件、电源噪声极其敏感。你需要单独给PHY电源域做滤波和隔离避免数字核心的开关噪声耦合到D2D链路上。很多团队习惯把PHY电源和逻辑电源放一起结果跑起来BER误码率根本压不下去最后排查半天才发现是电源噪声问题。其次是时钟架构。UCIe PHY的时钟方案是转发时钟Forwarded Clock还是嵌入式时钟取决于你选的配置。无论哪种收发两端的时钟树延迟必须做严格匹配否则高速率下时钟偏移会直接吃掉眼图裕量。做floorplan时UCIe PHY旁边尽量不要放高频数字模块——耦合电容和共电源阻抗带来的噪声比你在仿真里看到的严重得多。再一个是热机械应力。先进封装中die和Interposer的CTE热膨胀系数不匹配会导致封装翘曲而翘曲又会改变微凸块处的阻抗和应力影响UCIe链路。尤其SoIC的混合键合面工艺应力对相邻晶体管的影响需要做PDK验证。Alphawave这类IP厂商会提供热应力签核参考流程但说到底最稳妥的还是“照参考设计抄作业”——别自己在封装堆叠里加戏。5.2 验证与测试chiplet不是片上系统传统SoC验证的核心是RTL仿真验证IPVIPFPGA原型验证。但chiplet设计的验证范式完全不同——你面对的不只是一个die里的逻辑还有die之间的物理链路、以及不同die共同组合出来的系统行为。UCIe IP的验证要分三层来看。协议一致性验证UCIe协议基于PCIe/CXL的机制有完整的协议栈。你需要确认PHY、Link层、TSTraining Sequence、协议层能正确握手机制这里要用UCIe官方的Compliance Test Plans做交叉验证。系统级验证多个die组合后的缓存一致性、地址映射、电源管理协调。比如计算die通过UCIe访问内存die里的控制器这个过程不只是一个简单的读请求——牵扯到死锁避免、低功耗状态的协同调度。这些系统级行为单die验证根本覆盖不到。物理层测试UCIe PHY的测试需要用专门的测试芯片test chip来做。Alphawave这次能做到在3DFabric平台上交付背后一定有一套硅验证的测试载板把PHY TX和RX回环起来跑PRBS伪随机码测BER测眼图、抖动、相位裕量。这些数据是评估IP是否可靠的第一手依据。我给团队的建议是在做chiplet架构定义时提前把测试策略规划好。比如是不是给每个die留出面面相对的测试点DFT是不是在UCIe链路上加环回模式是不是预留边界扫描接口JTAG/IEEE 1149.1。这些设计投入在量产调试和良率分析阶段会十倍回报给你。5.3 成本、供应链与生态的现实很多团队跑来做chiplet第一句话是“我们要降成本”。但讲了先进封装那么多好处之后必须说句泼冷水的话先进封装的成本结构跟传统SoC完全不同你的成本模型如果还是单die那套肯定失算。先进封装成本不只是一个die的光罩和晶圆成本还包括基板成本、Interposer成本、封装材料、测试成本、以及最容易被忽略的“多die良率叠乘”问题。假设你有两颗die每一颗单独良率是90%封装良率95%最终总良率是0.9×0.9×0.95≈77%——比单die的良率低不少。为了提高总良率你可能要做die的Known Good DieKGD测试这又是一笔成本。所以chiplet并不是天然便宜它的经济性来自于“多产品共享die开发成本”和“不需要每次迭代都换整颗die”的长期收益。供应链维度也值得多说一句。UCIe生态的成熟度目前还没到“随便买”的状态市面上能提供完整UCIe解决方案PHYController验证的IP厂商目前就那几家。Alphawave、Cadence、Synopsys以及一些新兴厂商都在抢这个位置。选择IP供应商时不只看性能参数更要看它在某个具体封装平台上的验证深度——就像前面说的TSMC 3DFabric不止一个封装选项IP厂商覆盖了CoWoS还是SoIC覆盖了哪个工艺节点这直接关系到你的产品能不能按期流片。6. 我的实际看法和一份给团队的决策清单6.1 什么时候改用UCIe chiplet方案很多人问我我们现在用的是单die SoC一切正常有必要上chiplet纯属给自己找麻烦吗我的回答是看三个信号。第一个信号是“单die面积是不是已经大到良率难受了”。芯片die面积一旦超过600mm²良率曲线就会急剧恶化光罩成本也越来越高。这时候把大die拆成两颗中等面积的die虽然多了封装和KGD测试成本但总成本的平衡点反而更划得来。第二个信号是“你是不是在做多产品系列”。如果你打算推出一系列不同配置的产品比如不同数量核、不同内存容量、不同IO组合chiplet的优势就非常明显核心计算die做一个其他die按客户需求组合一次开发多产品受益。Alphawave UCIe IP的价值在这种“平台化开发”的模式下最能放大。第三个信号是“算力是不是被IO带宽卡住了”。如果你的架构评估发现无论怎么优化DDR/HBM子系统都喂不饱计算die的吞吐需求那UCIe的带宽密度优势就值得认真看待。尤其是要做内存池化、CXL内存扩展这类新玩法UCIe提供的低延迟高带宽D2D链路几乎是最优解。6.2 决策检查清单最后给准备做chiplet选型的团队一份我能想到的最实用的检查清单。这不是什么灵丹妙药但照着走一遍至少能在初期阶段避免几个大坑。明确chiplet的收益目标是降成本、提良率、快迭代、还是突破单die算力极限四个目标的评估体系完全不一样别混在一起谈。评估UCIe IP在目标封装平台上的验证深度到官网查它跑过哪些test chip有没有公开的硅验证数据眼图、BER、功耗。光有datasheet没有硅验证结果不建议上。检查UCIe Controller和内存/协议子系统的匹配度UCIe本身是传输层上面跑的协议是CXL还是自定义流控Controller支持的内存一致性和页表管理能力决定了你能否发挥UCIe的延迟优势。做一次完整的热-应力和信号完整性预算分析把die尺寸、功耗、封装翘曲、走线拓扑都放进来找封装厂和IP厂商一起过一遍。这个环节不能省。把测试策略写进项目立项书DFT、边界扫描、UCIe环回模式、封装级测试方案这些都是成本不写进前期规划就是后期灾难。芯片行业有一句老话架构决定上限物理设计决定下限。UCIe和3DFabric的组合确实把chiplet的上限拉高了一大截——Alphawave这次的发布本质上是在提醒整个行业完整的UCIe chiplet生态从IP授权到先进封装已经具备了量产级的基础。接下来就看谁先照着这条路线把真正的产品做出来了。
1. 为什么Chiplet还需要一套“公共语言”先说一个可能被不少人忽略的事实Chiplet这个概念本身其实不新。GPU里堆HBM早就用2.5D封装把多颗die并在一起了服务器SoC里的IOD和CCD也分了很多年只是各家用的内部互连协议五花八门——有的走私有SerDes有的用并行总线有的干脆把die到die的PHY当成一块“黑盒IP”买来就上。问题在于如果这些die全部来自同一家公司、同一套工艺、同一个封装方案那私有协议没任何毛病性能、功耗、延迟都是最优的。可一旦你想把不同晶圆厂、不同工艺节点、甚至不同供应商的die拼在一个封装里情况就完全变了。Alphawave Semi这次发布的UCIe IP核心价值就是解决“公共语言”的问题。UCIe全称Universal Chiplet Interconnect Express2022年3月由Intel联合AMD、Arm、Google、Meta、Microsoft等一堆玩家推出来目标很明确给chiplet生态定一套统一的物理层、协议层和封装规范让不同来源的die能像USB设备一样“插上就能聊”。Alphawave做的是把这一整套标准落地成可授权的IP并且拿到了TSMC 3DFabric平台的认证。换句话说你以后设计一颗chiplet芯片不需要自己从头撸UCIe PHY和控制器直接拿他们家的IP扔进台积电的先进封装流程里就能跑。这篇文章我想聊透三件事UCIe到底解决了什么技术痛点Alphawave这家公司凭什么能在这个位置卡位以及3DFabric平台加持下的chiplet设计落到实际工程里有哪些坑和决策点。适合正在评估chiplet路线、被内存带宽卡住、或者想了解先进封装和die-to-die互连怎么选型的芯片从业者。2. Alphawave Semi的UCIe IP底子到底怎么样2.1 从SerDes基因看这家公司的技术底气Alphawave Semi这家公司很多人可能第一反应是“伦敦那边一家做高速连接IP的”但它的技术路线其实挺有意思。三位创始人都出自英国半导体圈长期做高速SerDesSignal Integrity信号完整性这类硬核物理层方向。2017年成立以后主营业务一直是高速连接IP——从DSP-based PAM4 SerDes到PCIe Controller、Ethernet MAC、HBM Controller一路铺开。到2023年又收购了OpenFive和Precise-ITC把die-to-die互连IP、以太网IP、PCIe/CXL子系统补齐了。这个背景很关键。因为UCIe这种die-to-die接口本质上不是一个“数字逻辑IP”而是一个“模拟数字封装”三合一的活儿。物理层要处理超高密度的互连信号用的是和SerDes类似但又不完全一样的架构——UCIe支持两种形态标准封装用有机基板的走线和先进封装用硅中介层或者Interposer的微凸块/混合键合信号的速率、通道长度、寄生参数、阻抗匹配的玩法跟芯片到芯片的长距SerDes差别很大。所以你会发现市面上一堆IP公司都宣称支持UCIe但真正有底气在2D/2.5D封装上做到量产验证的必须有扎实的物理层设计积累。Alphawave做UCIe IP讲的不是“我们照着规范写了个控制器”而是把他们在56G/112G SerDes上积累的均衡技术、时钟恢复技术、眼图优化手段迁移到die-to-die链路上。这个迁移不是简单改参数die-to-die链路的距离短毫米级甚至亚毫米级信道损耗远小于背板链路但对延迟、功耗、面积极度敏感。SerDes那套沉重的DSP功耗和面积放到UCIe场景根本扛不住所以UCIe PHY又回到类似并行总线轻量均衡的思路数据速率从每pin 2Gbps到每pin 32Gbps分了几档。能把这些档位都吃透、并且在TSMC 3DFabric的真实封装上做硅验证这才是真正的门槛。2.2 拿到TSMC 3DFabric资格认证的真实含义Alphawave这次发布的核心信息之一是他们的UCIe IP已经可以在TSMC 3DFabric平台上交付。3DFabric这个词很多人见过但未必分得清里面的门道。它本质上是台积电对一堆先进封装/3D IC技术的总称主要包括CoWoS2.5D用硅中介层把多个die连起来、InFO扇出型晶圆级封装不需要硅中介层、SoIC真3D堆叠用混合键合把die垂直叠起来这几大路线。Alphawave口径里的“在3DFabric上交付”意味着他们的UCIe PHY针对这些封装方案做过电磁仿真、信号完整性调优、热机械应力分析并给出了经过验证的设计规则和建议的布线方案。这个认证的含金量在于先进封装的die-to-die接口和传统PCB上芯片对芯片完全不同。你在PCB上走100mm的差分线和你在硅中介层上走10mm的微带线损耗模型、串扰模型、电源完整性模型完全是两回事。Alphawave能够拿到3DFabric认证不光是他们的IP通过了台积电的设计规则检查更说明他们已经在真实硅片上跑过UCIe互连拿到了一手眼图、误码率、抖动和功耗数据。这些数据对设计者来说太重要了——做chiplet最怕的不是架构想不清楚而是拿到手的PHY在具体封装条件下跑不到宣称的速率一查SI信号完整性问题头都大。另一个容易被忽略的点拿到平台认证还意味着Alphawave的IP和台积电的参考流程比如3Dblox设计方法学对得上。你用他们家的UCIe PHY在台积电的封装/系统集成设计工具链里可以直接走流程不需要自己再写一堆适配脚本。这个“可落地性”对于量产项目来说可能比IP本身跑多快还重要。3. 拆掉内存墙UCIe的带宽密度与延迟逻辑3.1 内存墙的真正瓶颈在哪“内存墙”这个词这几年被反复提但我发现很多人把它简单理解成DDR/HBM带宽不够。实际上内存墙的本质是“数据移动的能耗和面积代价高到不划算”。举个例子一颗AI加速芯片算力可能已经做到了几百TOPS但如果数据喂不进来算力就是空转。传统方案是把HBM颗粒堆在SoC旁边通过硅中介层走超宽总线——HBM3E的接口位宽是1024bit数据速率9.2Gbps总带宽可以超过1.2TB/s。听起来已经很猛了但HBM的代价是什么它是昂贵的堆叠DRAM容量、成本、Availability货源都受限。更麻烦的是HBM接口本身要占大量MIPI/IO pad面积和功耗一颗有8~12个HBM接口的芯片IO功耗占比可能高达30%以上。这时候你算一笔账就会发现为了喂饱算力你把一大半功耗都花在搬数据上了这还怎么继续ScaleChiplet思路的改变在于把内存控制器和物理接口从计算die里拆出去。计算die只保留和内存die之间的UCIe接口内存die再用自己成熟的工艺去集成DRAM、SRAM甚至未来的新型存储。这样做有三大好处。第一计算die可以用最先进的逻辑工艺内存die可以用性价比更高的成熟工艺不用再为“一颗die同时容纳逻辑和存储”付出工艺折中的代价。第二die到die的UCIe接口带宽密度可以做到远高于传统PCB或Interposer上的长走线——因为距离短信号能跑得很快且功耗很低。第三升级内存时不需要重新设计整颗SoC只需要换一颗die产品迭代节奏会快很多。3.2 D2D互连如何改变带宽公式UCIe的带宽公式其实很直白总带宽 每pin速率 × 并行pin数。但难点在于并行pin数增加会让封装走线变得困难。传统die-to-die互连的走线密度受限于凸块间距bump pitch和布线层资源。而UCIe标准用一个关键设计——把物理层带宽密度bandwidth density作为核心指标单位是Gbps/mm衡量的是每毫米die边缘能够提供的总带宽。这个“每毫米带宽”才是真正突破内存墙的杠杆。以UCIe 2.0规范为例标准封装standard package一组x16的D2D接口每pin速率可以跑到32Gbps一组就是512Gbps的总带宽而这一组PHY在die边缘占用的长度只有大约2~4mm取决于工艺和配置。先进封装silicon interposer/SoIC的密度可以做到更高。对比传统DDR5/LPDDR5X走PCB或者普通MCM的带宽密度——单个DDR5通道的带宽密度可能只有UCIe的十分之一甚至更低。换句话说你把内存挂到UCIe接口上用同样的die边缘资源能换来的带宽是传统方案的好几倍。更妙的是延迟。UCIe的die-to-die延迟可以做到极低——PHY本身的传输延迟是纳秒级控制器延迟加上去也只有几十纳秒跟频率和配置有关。这个数字大概是什么水平呢传统PCIe穿越整个系统到内存的延迟是几百纳秒到微秒级DDR本身访存延迟几十纳秒。意思是UCIe把“访问片外内存”的额外开销压低到了几乎可以忽略的程度。这也是为什么大家敢说“UCIe能拆掉内存墙”——它不只是带宽更大而是延迟表现让cache一致性协议、内存池化这类高阶玩法有了落地的可能。3.3 用实际数字算一笔带宽账说得太抽象容易让人没概念我们直接算一版。假设你要做一颗面向AI推理的chiplet芯片一个计算die推理一个memory die管HBM或者LPDDR。如果用传统2.5D集成计算die和HBM控制器之间在硅中介层上走并行总线假设位宽1024bit数据速率7.2GbpsHBM3标准总带宽 1024 × 7.2 / 8 921.6GB/s。这个数字不错但为了满足1024bit数据总线你得在die边缘布上千条互连线bump占用面积相当大I/O功耗也是大头。如果用UCIe内存die方案计算die和内存die之间用4组UCIe x16接口每pin 32Gbps总带宽 4 × 16 × 32 / 8 256GB/s。看起来带宽比HBM低但你要注意UCIe走的是串行小引脚数量、高每pin速率路线占用的die边缘长度和IO功耗远小于1024bit并行总线。如果想追更高带宽再加通道就行而且UCIe允许你根据应用灵活配置通道数。随着后续UCIe标准的每pin速率继续爬到64Gbps同样通道数的带宽会翻倍。这里想强调的是UCIe对于“内存墙”的破解思路不完全是用一个方案去替代HBM而是把内存子系统拆解成可独立演进、可池化调度的资源释放掉“所有die必须围绕同一套总线布局”的设计约束。带宽也许要加通道才能追平但系统的灵活性、良率、热管理、甚至成本曲线都会不一样。4. 台积电3DFabric选型CoWoS、InFO、SoIC别选错4.1 三条主流封装路线怎么区分说到3DFabric很多人把CoWoS当成“先进封装的代名词”这也算历史原因——英伟达的GPUHBM组合带火了CoWoS。但3DFabric这个伞下不同技术解决的是不同问题选错很致命。CoWoSChip-on-Wafer-on-Substrate典型的2.5Ddie放在硅中介层Interposer上然后整个中介层再放到有机基板上。硅中介层的好处是布线密度极高——线宽线距可以做到亚微米级别适合高密度die-to-die互连比如同时在一颗Interposer上放好几个逻辑die和一堆HBM。代价是Interposer本身很贵、很大制造难度高良率压力和成本压力都不小。CoWoS适合“最高性能、不差钱”的场景。InFOIntegrated Fan-Out不需要硅中介层直接用扇出型封装把die嵌到有机基板里用RDLRedistribution Layer来做die之间和die到基板的连接。布线密度比CoWoS低但成本也低一截封装厚度也更薄。适合对集成度要求不是极致、更看重成本功耗的场景尤其是移动芯片。苹果的M系列就大量使用InFO。SoICSystem on Integrated Chips真·3D堆叠。用混合键合Hybrid Bonding把两颗die面对面或者背靠背焊接没有凸块铜到铜直接接触互连密度比微凸块高几个量级带宽密度可以达到极其恐怖的水平——每平方毫米可以走数万条互连线。SoIC适合垂直堆叠逻辑内存、逻辑逻辑的场景单位面积带宽密度远超CoWoS。但它对生产精度、热管理、die堆叠良率要求极高不是所有设计都适合。三条路线的核心差异我用一个表格说话技术互连密度相对成本典型应用和UCIe的配合方式CoWoS高硅中介层高大算力AI/GPUHBM堆叠UCIe PHY走Interposer上精细走线x16/x32通道都可以铺开InFO中RDL扇出中低移动SoC、低功耗边缘UCIe标准封装模式通道数少一点速率可以压低省功耗SoIC极高混合键合极高3D堆叠逻辑/存储UCIe先进封装模式垂直堆叠延迟最低带宽密度最大4.2 和UCIe搭配时的取舍逻辑选CoWoS还是InFO还是SoIC其实不是越贵越好而是看你的die-to-die链路形态。如果UCIe只用于连接两颗并排放在Interposer上的die距离短、走线可控CoWoS是很舒服的方案。Alphawave的UCIe PHY在这个场景下的优势是他们已经针对Interposer的传输线模型做过优化不会出现“本来在仿真里眼图很开拿到真实Interposer上一测就闭合”的尴尬。CoWoS-S带硅Interposer和CoWoS-R带RDL Interposer的选择也影响PHY配置——RDL Interposer的走线密度稍低但成本也更低。如果对成本更敏感可以选择InFO配UCIe标准封装模式。但要注意InFO的RDL层数通常较少走线阻抗控制没硅中介层那么好。你会希望UCIe PHY的线路均衡能力更强一些Alphawave的IP在这一点上做了可配置的CTLE/DFE目的就是适配不同封装环境的信道损耗。跑过InFO封装的硅验证和只做过Interposer仿真的IP在量产之前你会明显感受到差距。如果目标是垂直堆叠——把逻辑die叠在存储die上或者把两片逻辑die面对面叠起来——那SoIC混合键合是终极方案。在这个场景下UCIe互连的pin间距可以做到几十微米级别一个接口可以塞下海量通道带宽密度达到每平方毫米10Tbps的水平。但这种堆叠对供电、散热、应力控制的要求也高得多你的整个芯片的热设计方案都要跟着改。5. 从纸面到量产集成UCIe IP时的工程细节5.1 物理层设计里那些文档不会写的事作为一个被多个项目的SI问题折磨过的人我必须说选好UCIe IP只是开始物理层集成才是真正决定项目生死的环节。以下这些点是数据手册里通常不写、但实际一定会遇到的坑。首先是ESD防护和电源域的独立性。UCIe PHY通常运行在很低的电压摆幅下先进封装模式下信号幅度可能低于0.5V它对外界的ESD事件、电源噪声极其敏感。你需要单独给PHY电源域做滤波和隔离避免数字核心的开关噪声耦合到D2D链路上。很多团队习惯把PHY电源和逻辑电源放一起结果跑起来BER误码率根本压不下去最后排查半天才发现是电源噪声问题。其次是时钟架构。UCIe PHY的时钟方案是转发时钟Forwarded Clock还是嵌入式时钟取决于你选的配置。无论哪种收发两端的时钟树延迟必须做严格匹配否则高速率下时钟偏移会直接吃掉眼图裕量。做floorplan时UCIe PHY旁边尽量不要放高频数字模块——耦合电容和共电源阻抗带来的噪声比你在仿真里看到的严重得多。再一个是热机械应力。先进封装中die和Interposer的CTE热膨胀系数不匹配会导致封装翘曲而翘曲又会改变微凸块处的阻抗和应力影响UCIe链路。尤其SoIC的混合键合面工艺应力对相邻晶体管的影响需要做PDK验证。Alphawave这类IP厂商会提供热应力签核参考流程但说到底最稳妥的还是“照参考设计抄作业”——别自己在封装堆叠里加戏。5.2 验证与测试chiplet不是片上系统传统SoC验证的核心是RTL仿真验证IPVIPFPGA原型验证。但chiplet设计的验证范式完全不同——你面对的不只是一个die里的逻辑还有die之间的物理链路、以及不同die共同组合出来的系统行为。UCIe IP的验证要分三层来看。协议一致性验证UCIe协议基于PCIe/CXL的机制有完整的协议栈。你需要确认PHY、Link层、TSTraining Sequence、协议层能正确握手机制这里要用UCIe官方的Compliance Test Plans做交叉验证。系统级验证多个die组合后的缓存一致性、地址映射、电源管理协调。比如计算die通过UCIe访问内存die里的控制器这个过程不只是一个简单的读请求——牵扯到死锁避免、低功耗状态的协同调度。这些系统级行为单die验证根本覆盖不到。物理层测试UCIe PHY的测试需要用专门的测试芯片test chip来做。Alphawave这次能做到在3DFabric平台上交付背后一定有一套硅验证的测试载板把PHY TX和RX回环起来跑PRBS伪随机码测BER测眼图、抖动、相位裕量。这些数据是评估IP是否可靠的第一手依据。我给团队的建议是在做chiplet架构定义时提前把测试策略规划好。比如是不是给每个die留出面面相对的测试点DFT是不是在UCIe链路上加环回模式是不是预留边界扫描接口JTAG/IEEE 1149.1。这些设计投入在量产调试和良率分析阶段会十倍回报给你。5.3 成本、供应链与生态的现实很多团队跑来做chiplet第一句话是“我们要降成本”。但讲了先进封装那么多好处之后必须说句泼冷水的话先进封装的成本结构跟传统SoC完全不同你的成本模型如果还是单die那套肯定失算。先进封装成本不只是一个die的光罩和晶圆成本还包括基板成本、Interposer成本、封装材料、测试成本、以及最容易被忽略的“多die良率叠乘”问题。假设你有两颗die每一颗单独良率是90%封装良率95%最终总良率是0.9×0.9×0.95≈77%——比单die的良率低不少。为了提高总良率你可能要做die的Known Good DieKGD测试这又是一笔成本。所以chiplet并不是天然便宜它的经济性来自于“多产品共享die开发成本”和“不需要每次迭代都换整颗die”的长期收益。供应链维度也值得多说一句。UCIe生态的成熟度目前还没到“随便买”的状态市面上能提供完整UCIe解决方案PHYController验证的IP厂商目前就那几家。Alphawave、Cadence、Synopsys以及一些新兴厂商都在抢这个位置。选择IP供应商时不只看性能参数更要看它在某个具体封装平台上的验证深度——就像前面说的TSMC 3DFabric不止一个封装选项IP厂商覆盖了CoWoS还是SoIC覆盖了哪个工艺节点这直接关系到你的产品能不能按期流片。6. 我的实际看法和一份给团队的决策清单6.1 什么时候改用UCIe chiplet方案很多人问我我们现在用的是单die SoC一切正常有必要上chiplet纯属给自己找麻烦吗我的回答是看三个信号。第一个信号是“单die面积是不是已经大到良率难受了”。芯片die面积一旦超过600mm²良率曲线就会急剧恶化光罩成本也越来越高。这时候把大die拆成两颗中等面积的die虽然多了封装和KGD测试成本但总成本的平衡点反而更划得来。第二个信号是“你是不是在做多产品系列”。如果你打算推出一系列不同配置的产品比如不同数量核、不同内存容量、不同IO组合chiplet的优势就非常明显核心计算die做一个其他die按客户需求组合一次开发多产品受益。Alphawave UCIe IP的价值在这种“平台化开发”的模式下最能放大。第三个信号是“算力是不是被IO带宽卡住了”。如果你的架构评估发现无论怎么优化DDR/HBM子系统都喂不饱计算die的吞吐需求那UCIe的带宽密度优势就值得认真看待。尤其是要做内存池化、CXL内存扩展这类新玩法UCIe提供的低延迟高带宽D2D链路几乎是最优解。6.2 决策检查清单最后给准备做chiplet选型的团队一份我能想到的最实用的检查清单。这不是什么灵丹妙药但照着走一遍至少能在初期阶段避免几个大坑。明确chiplet的收益目标是降成本、提良率、快迭代、还是突破单die算力极限四个目标的评估体系完全不一样别混在一起谈。评估UCIe IP在目标封装平台上的验证深度到官网查它跑过哪些test chip有没有公开的硅验证数据眼图、BER、功耗。光有datasheet没有硅验证结果不建议上。检查UCIe Controller和内存/协议子系统的匹配度UCIe本身是传输层上面跑的协议是CXL还是自定义流控Controller支持的内存一致性和页表管理能力决定了你能否发挥UCIe的延迟优势。做一次完整的热-应力和信号完整性预算分析把die尺寸、功耗、封装翘曲、走线拓扑都放进来找封装厂和IP厂商一起过一遍。这个环节不能省。把测试策略写进项目立项书DFT、边界扫描、UCIe环回模式、封装级测试方案这些都是成本不写进前期规划就是后期灾难。芯片行业有一句老话架构决定上限物理设计决定下限。UCIe和3DFabric的组合确实把chiplet的上限拉高了一大截——Alphawave这次的发布本质上是在提醒整个行业完整的UCIe chiplet生态从IP授权到先进封装已经具备了量产级的基础。接下来就看谁先照着这条路线把真正的产品做出来了。
平方复杂度无法被常规优化消除｜TaoToken 统一 Key 通道实测)
