简介这份资源围绕AXI4总线协议展开面向SOC设计、FPGA开发及嵌入式方向的学习者与工程师帮助其系统理解AMBA家族中这一高性能、低功耗总线的工作机制。内容从协议特点切入涵盖地址与控制信号同数据分阶段、非对齐传输、突发式传输仅需首地址、独立读写通道、outstanding地址、乱序数据包收发及插入寄存器保证时序收敛等要点并逐一梳理五个独立通道的信号定义总览重点讲解READY与VALID构成的握手机制及其时序关系同时结合ZYNQ核中ARM与FPGA交互等实际场景说明应用价值。资源包共1个docx文档约3.27MB以图文结合方式组织协议解析内容便于按章节查阅与对照官方手册学习。目前已有425人学习下载适合希望打牢总线协议基础、理清通道信号与握手流程的读者参考。1. 从一次“写不进去”的调试说起AXI4 从机写通道到底该怎么搭带过 SoC 项目的人大概都遇到过这种场景主机侧代码逻辑看着没问题仿真波形上 AWVALID 也拉高了可从机就是不回 AWREADY写数据卡在 WDATA 通道上不动最后 BVALID 永远等不到。翻手册、查时序、对着波形一行行看折腾半天才发现是握手时序里 READY 的拉高条件写错了或者 outstanding 深度没算对。这类问题在 AXI4 总线协议相关的毕设和课设里出现频率极高因为 AXI4 的五个独立通道、VALID/READY 握手、突发传输、乱序收发这些机制单看手册每一条都懂合起来落到 RTL 就下不去手。这套资料围绕 AXI4 协议展开从通道信号定义讲到握手机制再落到一个从机写过程的完整 RTL 实现和 VIP 仿真验证适合正在做总线协议相关毕设、课设或者需要把 AXI4 从机接口集成进自己 SoC 设计的读者。下面按“需求—设计—实现—验收”的顺序把这份方案拆开讲清楚。2. 需求与协议约束五个通道、三类信号、一条 4KB 红线2.1 为什么是五个通道而不是三个AXI4 把读写路径彻底拆开形成写地址、写数据、写回应、读地址、读数据五个独立通道。这个设计的核心动机是让地址与控制信息、数据信息处于不同阶段从而支持流水线操作。主机可以在还没收到写回应的时候继续发下一个写地址从机也可以在处理当前传输的同时接收新的地址这就是 outstanding 机制的物理基础。写回应被单独剥离成一个通道而不是像读回应那样塞进读数据通道原因在于使用频率。一次 16 拍的突发写只有最后一拍数据到达后从机才能判断整包是否完整写回应只发一次频率是 1/16而读传输每一拍数据都要带回应状态频率是 16/16。把低频的写回应独立出来省掉的是在读数据通道里反复携带写状态的开销。这个判断在方案里直接影响通道模块的划分方式写回应通道可以做成一个轻量的状态机不需要和写数据通道共享太多逻辑。2.2 信号分类与位宽决策把五个通道的信号按功能归成四类是后续 RTL 端口声明和模块参数化的依据信号类别代表信号位宽决策依据ID 类AWID、BID、ARID、RID标识传输任务序号同 ID 顺序执行建议做成模块参数常用 4 位地址类AWADDR、ARADDR决定从机地址映射区大小本方案设 8 位对应 64 个 32 位寄存器数据类WDATA、RDATA、WSTRB、WLAST数据位宽常用 32 位WSTRB 每 8 位一个选通32 位总线对应 4 位配置类AWLEN、AWSIZE、AWBURST、AWCACHE、AWPROT、AWQOS、AWREGION控制突发长度、大小、类型、存储属性、保护级别、优先级、区域标记这里有一条容易被忽略但必须写进设计约束的红线AXI4 规定一个 burst 传输不能跨越 4KB 边界。原因是主机侧寄存器块的最小分块单元是 4KB每个从机的起始映射地址都对齐到 4KB 边界一旦 burst 越过 0xXXXX_X000 这样的地址位就可能把数据错误写进相邻从机的地址空间。在从机设计里这条约束通常体现为地址译码逻辑中对突发结束地址的检查或者在验证环境里专门构造跨边界激励来确认从机会拒绝或截断。2.3 握手顺序的硬约束VALID 和 READY 同时为高的那个时钟周期握手成立。三种拉高顺序——VALID 先、READY 先、同时——都合法但通道之间存在顺序约束。读传输里RVALID 必须等 ARVALID 和 ARREADY 都有效之后才能拉高也就是读数据必须在读地址握手完成之后才能返回写传输里BVALID 必须在写地址通道和写数据通道都握手完成、且 WLAST 已经拉高之后才能有效。写地址通道和写数据通道的四个握手信号之间没有强制先后关系这个自由度是设计时可以压缩延迟的空间也是仿真时容易看花眼的地方。3. 从机写通道设计从 AWREADY 入手的状态机拆解3.1 端口声明与参数化从机写通道的端口方向遵循一条简单规则信号表里标 M2S 的是 input标 S2M 的是 output。ID、地址、数据位宽全部做成模块参数方便在不同项目里复用。下面是从机写通道的端口声明骨架module axi4_slave_wr #( parameter ID_W 4, // ID 位宽标识传输任务序号 parameter ADDR_W 8, // 地址位宽8 位对应 64 个寄存器 parameter DATA_W 32 // 数据位宽常用 32 位 )( input wire aclk, input wire aresetn, // 低有效复位 // 写地址通道 input wire [ID_W-1:0] awid, input wire [ADDR_W-1:0] awaddr, input wire [7:0] awlen, // 突发长度0 表示 1 拍 input wire [2:0] awsize, // 每拍字节数 2^awsize input wire [1:0] awburst, // 00 固定 01 递增 10 回环 input wire awvalid, output reg awready, // 写数据通道 input wire [DATA_W-1:0] wdata, input wire [DATA_W/8-1:0] wstrb, // 字节选通32 位总线对应 4 位 input wire wlast, input wire wvalid, output reg wready, // 写回应通道 output reg [ID_W-1:0] bid, output reg [1:0] bresp, // 00 OKAY 10 SLVERR output reg bvalid, input wire bready );参数化的意义在于ID 位宽决定从机能同时跟踪多少个不同任务地址位宽决定寄存器数量数据位宽决定 WSTRB 的位数。把这三个量提成参数换一个项目只需要改例化时的数值不用动内部逻辑。3.2 AWREADY 的拉高条件与 outstanding 深度很多初版设计会把 AWREADY 写成“awvalid 一高就拉高一拍”逻辑上能完成单次握手但完全没考虑从机有没有能力缓冲。outstanding 深度为 N 意味着从机可以在执行当前指令的同时再和地址通道握手 N-1 次。如果从机只有一个写缓冲AWREADY 就必须在缓冲空闲时才拉高否则第二个写地址进来会覆盖第一个。通常的做法是维护一个写任务计数器记录已握手但尚未完成回应的写任务数量AWREADY 的拉高条件写成“计数器未满且当前无未完成的地址握手”// 写任务计数已握手地址但未发出写回应的任务数 reg [1:0] wr_pending_cnt; always (posedge aclk or negedge aresetn) begin if (!aresetn) wr_pending_cnt 2d0; else if (aw_hs_done !b_hs_done) wr_pending_cnt wr_pending_cnt 2d1; // 新任务进入 else if (!aw_hs_done b_hs_done) wr_pending_cnt wr_pending_cnt - 2d1; // 任务完成退出 end // AWREADY缓冲未满且当前没有正在进行的地址握手 always (posedge aclk or negedge aresetn) begin if (!aresetn) awready 1b0; else if (awvalid !awready (wr_pending_cnt 2d2)) awready 1b1; // 拉高一拍完成握手 else awready 1b0; end这段逻辑里wr_pending_cnt 2d2就是 outstanding 深度为 2 的体现。深度设多少取决于从机内部写缓冲的容量和后续数据通路的吞吐不是越大越好——深度过大而数据通路跟不上写回应会积压反而增加面积和验证复杂度。3.3 写数据通道的 WSTRB 与 WLAST 处理写数据通道要处理两件事按 WSTRB 把有效字节写进对应寄存器以及在 WLAST 拉高时结束当前突发。WSTRB 的每一位对应 WDATA 的一个字节32 位总线对应 4 位选通wstrb[3]指示wdata[31:24]是否有效。这个机制同时支撑了窄传输和非对齐传输当 burst size 小于总线位宽时靠 WSTRB 做部分写入当起始地址没对齐到寄存器边界时第一拍和最后一拍同样靠 WSTRB 圈定有效范围。// 按字节选通写入寄存器堆 integer i; always (posedge aclk) begin if (wvalid wready) begin for (i 0; i DATA_W/8; i i 1) begin if (wstrb[i]) reg_file[wr_addr[ADDR_W-1:2]][i*8 : 8] wdata[i*8 : 8]; end end endWLAST 与最后一拍数据的 WVALID 同步拉高只有 WLAST 由高变低一个写传输任务才算完成在此之前传输过程不能中断。设计上要把 WLAST 作为写数据状态机的退出条件而不是靠计数到 awlen 就自行结束——两者在正常突发里一致但在异常激励下计数可能和 WLAST 对不上以 WLAST 为准更稳。3.4 写回应通道的状态机写回应通道的逻辑相对简单等写地址握手完成、写数据通道收到 WLAST 之后拉高 BVALID带上 BID 和 BRESP等 BREADY 握手后撤销。BRESP 在正常路径返回 OKAY当地址越界或写保护命中时返回 SLVERR。BID 必须回传对应写任务的 AWID这是主机区分不同任务回应的依据。// 写回应地址与数据均完成且收到 WLAST 后拉高 BVALID always (posedge aclk or negedge aresetn) begin if (!aresetn) begin bvalid 1b0; bresp 2b00; end else if (aw_hs_done wlast_hs_done !bvalid) begin bvalid 1b1; bid awid_r; // 回传对应任务的 ID bresp addr_hit ? 2b00 : 2b10; // 越界返回 SLVERR end else if (bvalid bready) begin bvalid 1b0; // 握手完成撤销 end end这里awid_r是地址握手时锁存的 IDaddr_hit是地址译码结果。把 BID 锁存而不是直接用当前 awid是因为地址通道可能已经握手了下一个任务直接取会串号。4. 突发传输与乱序机制AWLEN、AWBURST、ID 三者的配合4.1 突发长度与类型的编码规则AWLEN 是 8 位实际传输拍数是 AWLEN1。INCR 类型下可以传 1 到 256 拍其他类型限制在 1 到 16 拍WRAP 类型只能取 2、4、8、16 这几个固定值。AWSIZE 是 3 位每拍字节数等于 2 的 AWSIZE 次方3b010 对应 4 字节。AWBURST 两位区分固定、递增、回环三种模式。回环传输的地址计算是容易翻车的地方。起始地址 Start_Addr每拍字节数 Number_Bytes突发长度 Burst_Len对齐地址按INT(Start_Addr/Number_Bytes)*Number_Bytes算回环界是INT(Start_Addr/(Number_Bytes*Burst_Len))*(Number_Bytes*Burst_Len)。地址递增到回环界加一个突发总长时当前拍地址回到回环界下一拍从起始地址继续。手算一遍再写进 RTL比直接照抄公式可靠。4.2 ID 与乱序收发的边界每个通道都带 ID 标签不同 ID 的传输任务没有执行顺序要求这是乱序收发的基础。但 AXI4 相比 AXI3 取消了对交织写数据的支持WID 信号被去掉写数据必须连续写顺序与写地址通道保持一致。这意味着从机设计里写数据通道不需要按 ID 分流读数据通道才需要按 RID 把返回数据归到对应任务。实际做从机时如果只支持单任务顺序处理ID 可以固定回传乱序能力交给主机侧或互联矩阵去处理如果要做多任务并行就得为每个 ID 维护独立的地址和数据上下文面积和验证工作量都会上一个台阶。毕设和课设场景下通常先做单 ID 顺序版本跑通再考虑扩展。4.3 4KB 边界与 REGION 标记AWREGION 是 4 位区域标记可以标记 16 个区域用于从机地址空间分离的场景。比如控制寄存器在 0x0000–0x00FF数据寄存器在 0x1000–0x1FFF地址位设 12 位控制区 REGION 标 4b0000数据区标 4b0001实际寻址就是区域标记拼地址位。注意每个 4KB 地址空间只能有一种 REGION 标记区域分割的最小单元就是 4KB这和 burst 不能跨 4KB 是同一条约束的两个侧面。5. 避坑与排查写通道调试里最容易翻车的五个点5.1 AWREADY 无条件跟随 AWVALID现象单次写能过连续写第二个任务时数据错位或回应丢失。原因AWREADY 在 awvalid 一高就拉高从机没有缓冲能力第二个地址覆盖了第一个任务的上下文。解决引入 outstanding 计数AWREADY 只在计数未满时拉高计数在地址握手时加一、写回应握手时减一。5.2 BVALID 早于 WLAST 拉高现象仿真里写回应提前出现主机以为写完成实际最后一拍数据还没落寄存器。原因状态机只等了地址握手和数据通道首次握手没等 WLAST。解决把 WLAST 握手完成作为 BVALID 的使能条件之一写数据状态机以 WLAST 为退出条件而不是靠 awlen 计数。5.3 WSTRB 位序搞反现象写 32 位数据只有高字节或低字节生效窄传输时数据位置错乱。原因WSTRB[0] 对应 WDATA[7:0]WSTRB[3] 对应 WDATA[31:24]位序写反后选通和字节对不上。解决在寄存器写入循环里用wstrb[i]控制wdata[i*8 : 8]写完后用窄传输激励逐位验证。5.4 跨 4KB 边界的突发没拦住现象突发写越过 0xXXXX_X000 后相邻从机的寄存器被改写。原因地址译码只检查了起始地址没检查突发结束地址。解决在地址握手时计算awaddr (awlen1)*(2^awsize)超过 4KB 边界就返回 SLVERR 或截断验证环境里专门构造跨边界激励。5.5 复位释放与首拍握手的竞争现象复位刚释放时第一个写任务偶尔丢握手。原因aresetn 异步释放没做同步awready 和内部计数器在不同时钟沿更新状态不一致。解决复位释放走两级同步器所有握手相关寄存器统一用同步后的复位仿真里加复位释放后立即发起传输的用例。6. 验收与答辩用 VIP 仿真把写通道逐条对表从机写通道做完验收不能只看“仿真跑通了没报错”。我一般会按协议条款列一张检查表用 VIP 做主机侧激励逐条打勾验收项激励构造通过标准单拍写awlen0单次写BVALID 在 WLAST 后拉高BRESPOKAY递增突发awlen15awburst0116 拍数据按地址递增落寄存器WLAST 对齐最后一拍回环突发awlen7awburst10起始地址非对齐地址到回环界后回到起始地址数据顺序正确窄传输awsize032 位总线WSTRB 逐拍移位只有对应字节被写非对齐传输起始地址 0x07首拍 WSTRB 屏蔽低位末拍屏蔽高位背靠背写连续两个写任务outstanding2两个 BID 分别回传无覆盖跨 4KB 边界起始地址靠近 0xXXX0_0FF0返回 SLVERR 或截断相邻区域不受影响复位后首拍复位释放后立即发起写握手正常无丢拍答辩时被问到“你怎么证明从机符合协议”把这张表和对应的波形截图摆出来比说“仿真通过了”有说服力得多。VIP 的断言日志也要留着协议检查器报的 warning 逐条解释清楚哪些是激励构造问题、哪些是设计真问题分开说。血泪经验是第一次做 AXI4 从机时我只跑了单拍写就以为大功告成结果答辩现场被要求演示回环突发地址计算直接翻车。从那以后我每次做完写通道都强制把上面这张表从头到尾走一遍尤其是回环和非对齐这两项宁可多花半天构造激励也不在验收环节留悬念。希望帮到你。本文还有配套的精品资源点击获取
简介这份资源围绕AXI4总线协议展开面向SOC设计、FPGA开发及嵌入式方向的学习者与工程师帮助其系统理解AMBA家族中这一高性能、低功耗总线的工作机制。内容从协议特点切入涵盖地址与控制信号同数据分阶段、非对齐传输、突发式传输仅需首地址、独立读写通道、outstanding地址、乱序数据包收发及插入寄存器保证时序收敛等要点并逐一梳理五个独立通道的信号定义总览重点讲解READY与VALID构成的握手机制及其时序关系同时结合ZYNQ核中ARM与FPGA交互等实际场景说明应用价值。资源包共1个docx文档约3.27MB以图文结合方式组织协议解析内容便于按章节查阅与对照官方手册学习。目前已有425人学习下载适合希望打牢总线协议基础、理清通道信号与握手流程的读者参考。1. 从一次“写不进去”的调试说起AXI4 从机写通道到底该怎么搭带过 SoC 项目的人大概都遇到过这种场景主机侧代码逻辑看着没问题仿真波形上 AWVALID 也拉高了可从机就是不回 AWREADY写数据卡在 WDATA 通道上不动最后 BVALID 永远等不到。翻手册、查时序、对着波形一行行看折腾半天才发现是握手时序里 READY 的拉高条件写错了或者 outstanding 深度没算对。这类问题在 AXI4 总线协议相关的毕设和课设里出现频率极高因为 AXI4 的五个独立通道、VALID/READY 握手、突发传输、乱序收发这些机制单看手册每一条都懂合起来落到 RTL 就下不去手。这套资料围绕 AXI4 协议展开从通道信号定义讲到握手机制再落到一个从机写过程的完整 RTL 实现和 VIP 仿真验证适合正在做总线协议相关毕设、课设或者需要把 AXI4 从机接口集成进自己 SoC 设计的读者。下面按“需求—设计—实现—验收”的顺序把这份方案拆开讲清楚。2. 需求与协议约束五个通道、三类信号、一条 4KB 红线2.1 为什么是五个通道而不是三个AXI4 把读写路径彻底拆开形成写地址、写数据、写回应、读地址、读数据五个独立通道。这个设计的核心动机是让地址与控制信息、数据信息处于不同阶段从而支持流水线操作。主机可以在还没收到写回应的时候继续发下一个写地址从机也可以在处理当前传输的同时接收新的地址这就是 outstanding 机制的物理基础。写回应被单独剥离成一个通道而不是像读回应那样塞进读数据通道原因在于使用频率。一次 16 拍的突发写只有最后一拍数据到达后从机才能判断整包是否完整写回应只发一次频率是 1/16而读传输每一拍数据都要带回应状态频率是 16/16。把低频的写回应独立出来省掉的是在读数据通道里反复携带写状态的开销。这个判断在方案里直接影响通道模块的划分方式写回应通道可以做成一个轻量的状态机不需要和写数据通道共享太多逻辑。2.2 信号分类与位宽决策把五个通道的信号按功能归成四类是后续 RTL 端口声明和模块参数化的依据信号类别代表信号位宽决策依据ID 类AWID、BID、ARID、RID标识传输任务序号同 ID 顺序执行建议做成模块参数常用 4 位地址类AWADDR、ARADDR决定从机地址映射区大小本方案设 8 位对应 64 个 32 位寄存器数据类WDATA、RDATA、WSTRB、WLAST数据位宽常用 32 位WSTRB 每 8 位一个选通32 位总线对应 4 位配置类AWLEN、AWSIZE、AWBURST、AWCACHE、AWPROT、AWQOS、AWREGION控制突发长度、大小、类型、存储属性、保护级别、优先级、区域标记这里有一条容易被忽略但必须写进设计约束的红线AXI4 规定一个 burst 传输不能跨越 4KB 边界。原因是主机侧寄存器块的最小分块单元是 4KB每个从机的起始映射地址都对齐到 4KB 边界一旦 burst 越过 0xXXXX_X000 这样的地址位就可能把数据错误写进相邻从机的地址空间。在从机设计里这条约束通常体现为地址译码逻辑中对突发结束地址的检查或者在验证环境里专门构造跨边界激励来确认从机会拒绝或截断。2.3 握手顺序的硬约束VALID 和 READY 同时为高的那个时钟周期握手成立。三种拉高顺序——VALID 先、READY 先、同时——都合法但通道之间存在顺序约束。读传输里RVALID 必须等 ARVALID 和 ARREADY 都有效之后才能拉高也就是读数据必须在读地址握手完成之后才能返回写传输里BVALID 必须在写地址通道和写数据通道都握手完成、且 WLAST 已经拉高之后才能有效。写地址通道和写数据通道的四个握手信号之间没有强制先后关系这个自由度是设计时可以压缩延迟的空间也是仿真时容易看花眼的地方。3. 从机写通道设计从 AWREADY 入手的状态机拆解3.1 端口声明与参数化从机写通道的端口方向遵循一条简单规则信号表里标 M2S 的是 input标 S2M 的是 output。ID、地址、数据位宽全部做成模块参数方便在不同项目里复用。下面是从机写通道的端口声明骨架module axi4_slave_wr #( parameter ID_W 4, // ID 位宽标识传输任务序号 parameter ADDR_W 8, // 地址位宽8 位对应 64 个寄存器 parameter DATA_W 32 // 数据位宽常用 32 位 )( input wire aclk, input wire aresetn, // 低有效复位 // 写地址通道 input wire [ID_W-1:0] awid, input wire [ADDR_W-1:0] awaddr, input wire [7:0] awlen, // 突发长度0 表示 1 拍 input wire [2:0] awsize, // 每拍字节数 2^awsize input wire [1:0] awburst, // 00 固定 01 递增 10 回环 input wire awvalid, output reg awready, // 写数据通道 input wire [DATA_W-1:0] wdata, input wire [DATA_W/8-1:0] wstrb, // 字节选通32 位总线对应 4 位 input wire wlast, input wire wvalid, output reg wready, // 写回应通道 output reg [ID_W-1:0] bid, output reg [1:0] bresp, // 00 OKAY 10 SLVERR output reg bvalid, input wire bready );参数化的意义在于ID 位宽决定从机能同时跟踪多少个不同任务地址位宽决定寄存器数量数据位宽决定 WSTRB 的位数。把这三个量提成参数换一个项目只需要改例化时的数值不用动内部逻辑。3.2 AWREADY 的拉高条件与 outstanding 深度很多初版设计会把 AWREADY 写成“awvalid 一高就拉高一拍”逻辑上能完成单次握手但完全没考虑从机有没有能力缓冲。outstanding 深度为 N 意味着从机可以在执行当前指令的同时再和地址通道握手 N-1 次。如果从机只有一个写缓冲AWREADY 就必须在缓冲空闲时才拉高否则第二个写地址进来会覆盖第一个。通常的做法是维护一个写任务计数器记录已握手但尚未完成回应的写任务数量AWREADY 的拉高条件写成“计数器未满且当前无未完成的地址握手”// 写任务计数已握手地址但未发出写回应的任务数 reg [1:0] wr_pending_cnt; always (posedge aclk or negedge aresetn) begin if (!aresetn) wr_pending_cnt 2d0; else if (aw_hs_done !b_hs_done) wr_pending_cnt wr_pending_cnt 2d1; // 新任务进入 else if (!aw_hs_done b_hs_done) wr_pending_cnt wr_pending_cnt - 2d1; // 任务完成退出 end // AWREADY缓冲未满且当前没有正在进行的地址握手 always (posedge aclk or negedge aresetn) begin if (!aresetn) awready 1b0; else if (awvalid !awready (wr_pending_cnt 2d2)) awready 1b1; // 拉高一拍完成握手 else awready 1b0; end这段逻辑里wr_pending_cnt 2d2就是 outstanding 深度为 2 的体现。深度设多少取决于从机内部写缓冲的容量和后续数据通路的吞吐不是越大越好——深度过大而数据通路跟不上写回应会积压反而增加面积和验证复杂度。3.3 写数据通道的 WSTRB 与 WLAST 处理写数据通道要处理两件事按 WSTRB 把有效字节写进对应寄存器以及在 WLAST 拉高时结束当前突发。WSTRB 的每一位对应 WDATA 的一个字节32 位总线对应 4 位选通wstrb[3]指示wdata[31:24]是否有效。这个机制同时支撑了窄传输和非对齐传输当 burst size 小于总线位宽时靠 WSTRB 做部分写入当起始地址没对齐到寄存器边界时第一拍和最后一拍同样靠 WSTRB 圈定有效范围。// 按字节选通写入寄存器堆 integer i; always (posedge aclk) begin if (wvalid wready) begin for (i 0; i DATA_W/8; i i 1) begin if (wstrb[i]) reg_file[wr_addr[ADDR_W-1:2]][i*8 : 8] wdata[i*8 : 8]; end end endWLAST 与最后一拍数据的 WVALID 同步拉高只有 WLAST 由高变低一个写传输任务才算完成在此之前传输过程不能中断。设计上要把 WLAST 作为写数据状态机的退出条件而不是靠计数到 awlen 就自行结束——两者在正常突发里一致但在异常激励下计数可能和 WLAST 对不上以 WLAST 为准更稳。3.4 写回应通道的状态机写回应通道的逻辑相对简单等写地址握手完成、写数据通道收到 WLAST 之后拉高 BVALID带上 BID 和 BRESP等 BREADY 握手后撤销。BRESP 在正常路径返回 OKAY当地址越界或写保护命中时返回 SLVERR。BID 必须回传对应写任务的 AWID这是主机区分不同任务回应的依据。// 写回应地址与数据均完成且收到 WLAST 后拉高 BVALID always (posedge aclk or negedge aresetn) begin if (!aresetn) begin bvalid 1b0; bresp 2b00; end else if (aw_hs_done wlast_hs_done !bvalid) begin bvalid 1b1; bid awid_r; // 回传对应任务的 ID bresp addr_hit ? 2b00 : 2b10; // 越界返回 SLVERR end else if (bvalid bready) begin bvalid 1b0; // 握手完成撤销 end end这里awid_r是地址握手时锁存的 IDaddr_hit是地址译码结果。把 BID 锁存而不是直接用当前 awid是因为地址通道可能已经握手了下一个任务直接取会串号。4. 突发传输与乱序机制AWLEN、AWBURST、ID 三者的配合4.1 突发长度与类型的编码规则AWLEN 是 8 位实际传输拍数是 AWLEN1。INCR 类型下可以传 1 到 256 拍其他类型限制在 1 到 16 拍WRAP 类型只能取 2、4、8、16 这几个固定值。AWSIZE 是 3 位每拍字节数等于 2 的 AWSIZE 次方3b010 对应 4 字节。AWBURST 两位区分固定、递增、回环三种模式。回环传输的地址计算是容易翻车的地方。起始地址 Start_Addr每拍字节数 Number_Bytes突发长度 Burst_Len对齐地址按INT(Start_Addr/Number_Bytes)*Number_Bytes算回环界是INT(Start_Addr/(Number_Bytes*Burst_Len))*(Number_Bytes*Burst_Len)。地址递增到回环界加一个突发总长时当前拍地址回到回环界下一拍从起始地址继续。手算一遍再写进 RTL比直接照抄公式可靠。4.2 ID 与乱序收发的边界每个通道都带 ID 标签不同 ID 的传输任务没有执行顺序要求这是乱序收发的基础。但 AXI4 相比 AXI3 取消了对交织写数据的支持WID 信号被去掉写数据必须连续写顺序与写地址通道保持一致。这意味着从机设计里写数据通道不需要按 ID 分流读数据通道才需要按 RID 把返回数据归到对应任务。实际做从机时如果只支持单任务顺序处理ID 可以固定回传乱序能力交给主机侧或互联矩阵去处理如果要做多任务并行就得为每个 ID 维护独立的地址和数据上下文面积和验证工作量都会上一个台阶。毕设和课设场景下通常先做单 ID 顺序版本跑通再考虑扩展。4.3 4KB 边界与 REGION 标记AWREGION 是 4 位区域标记可以标记 16 个区域用于从机地址空间分离的场景。比如控制寄存器在 0x0000–0x00FF数据寄存器在 0x1000–0x1FFF地址位设 12 位控制区 REGION 标 4b0000数据区标 4b0001实际寻址就是区域标记拼地址位。注意每个 4KB 地址空间只能有一种 REGION 标记区域分割的最小单元就是 4KB这和 burst 不能跨 4KB 是同一条约束的两个侧面。5. 避坑与排查写通道调试里最容易翻车的五个点5.1 AWREADY 无条件跟随 AWVALID现象单次写能过连续写第二个任务时数据错位或回应丢失。原因AWREADY 在 awvalid 一高就拉高从机没有缓冲能力第二个地址覆盖了第一个任务的上下文。解决引入 outstanding 计数AWREADY 只在计数未满时拉高计数在地址握手时加一、写回应握手时减一。5.2 BVALID 早于 WLAST 拉高现象仿真里写回应提前出现主机以为写完成实际最后一拍数据还没落寄存器。原因状态机只等了地址握手和数据通道首次握手没等 WLAST。解决把 WLAST 握手完成作为 BVALID 的使能条件之一写数据状态机以 WLAST 为退出条件而不是靠 awlen 计数。5.3 WSTRB 位序搞反现象写 32 位数据只有高字节或低字节生效窄传输时数据位置错乱。原因WSTRB[0] 对应 WDATA[7:0]WSTRB[3] 对应 WDATA[31:24]位序写反后选通和字节对不上。解决在寄存器写入循环里用wstrb[i]控制wdata[i*8 : 8]写完后用窄传输激励逐位验证。5.4 跨 4KB 边界的突发没拦住现象突发写越过 0xXXXX_X000 后相邻从机的寄存器被改写。原因地址译码只检查了起始地址没检查突发结束地址。解决在地址握手时计算awaddr (awlen1)*(2^awsize)超过 4KB 边界就返回 SLVERR 或截断验证环境里专门构造跨边界激励。5.5 复位释放与首拍握手的竞争现象复位刚释放时第一个写任务偶尔丢握手。原因aresetn 异步释放没做同步awready 和内部计数器在不同时钟沿更新状态不一致。解决复位释放走两级同步器所有握手相关寄存器统一用同步后的复位仿真里加复位释放后立即发起传输的用例。6. 验收与答辩用 VIP 仿真把写通道逐条对表从机写通道做完验收不能只看“仿真跑通了没报错”。我一般会按协议条款列一张检查表用 VIP 做主机侧激励逐条打勾验收项激励构造通过标准单拍写awlen0单次写BVALID 在 WLAST 后拉高BRESPOKAY递增突发awlen15awburst0116 拍数据按地址递增落寄存器WLAST 对齐最后一拍回环突发awlen7awburst10起始地址非对齐地址到回环界后回到起始地址数据顺序正确窄传输awsize032 位总线WSTRB 逐拍移位只有对应字节被写非对齐传输起始地址 0x07首拍 WSTRB 屏蔽低位末拍屏蔽高位背靠背写连续两个写任务outstanding2两个 BID 分别回传无覆盖跨 4KB 边界起始地址靠近 0xXXX0_0FF0返回 SLVERR 或截断相邻区域不受影响复位后首拍复位释放后立即发起写握手正常无丢拍答辩时被问到“你怎么证明从机符合协议”把这张表和对应的波形截图摆出来比说“仿真通过了”有说服力得多。VIP 的断言日志也要留着协议检查器报的 warning 逐条解释清楚哪些是激励构造问题、哪些是设计真问题分开说。血泪经验是第一次做 AXI4 从机时我只跑了单拍写就以为大功告成结果答辩现场被要求演示回环突发地址计算直接翻车。从那以后我每次做完写通道都强制把上面这张表从头到尾走一遍尤其是回环和非对齐这两项宁可多花半天构造激励也不在验收环节留悬念。希望帮到你。本文还有配套的精品资源点击获取
