文章目录一、从一个会动但不对的波形说起二、核心原理三件事如何协同2.1 整体数据流2.2 三个频率的定量关系最容易算错的点2.3 设计决策为什么不用定时器中断方案三、硬件接线与 CubeMX 配置3.1 硬件清单与接线3.2 时钟树配置3.3 DAC 配置3.4 定时器 TIM6 配置3.5 DMA 配置四、两个最容易翻车的坑对齐方式与缓冲器4.1 失败路径复盘数据宽度不匹配导致的阶梯波4.2 设计决策输出缓冲器开还是关五、波形查找表生成与核心代码5.1 波形表生成函数5.2 初始化与启动六、测试验证量化数据与理论对照6.1 功能测试三种波形输出6.2 频率精度理论 vs 实测对照6.3 性能测试CPU 占用率对比6.4 长期稳定性测试七、故障排查6 类常见问题7.1 DAC 完全无输出7.2 波形呈阶梯状畸变7.3 波形谷底被削平在 0.2V7.4 输出频率与计算值对不上7.5 波形幅度不足被拉低7.6 高频时波形出现毛刺八、总结8.1 核心要点回顾8.2 适用边界8.3 已知局限8.4 扩展方向参考资料摘要用 STM32 的 DAC 输出模拟波形时很多人停留在定时器中断里手动写 HAL_DAC_SetValue的阶段结果波形频率上不去、抖动大、CPU 还被拖垮。本文基于 STM32F103C8T6 DAC 通道 1PA4用定时器 TRGO 硬件触发 DMA 循环搬运的方式把波形生成完全交给外设协同完成CPU 占用率从轮询方案的 78% 降到不足 1%。文中重点拆解三个最容易翻车的点DMA 数据宽度与 DAC 对齐方式不匹配导致的波形阶梯畸变、输出缓冲器使能/禁用对满摆幅的影响、定时器预分频取整带来的频率偏差。实测数据输出 1kHz 正弦波频率误差 0.45%1kHz 方波边沿上升时间 4.2μsDMA 循环模式下波形连续 72 小时无中断、无毛刺。一、从一个会动但不对的波形说起接触 STM32 的 DAC 之前我的认知还停留在DAC 就是输出一个固定电压的层面——配好通道调 HAL_DAC_SetValue万用表一量3.3V 出来了完事。直到有一次需要给下游电路做一个可调频率的测试激励源才发现问题远比想象中复杂。最初我用了最朴素的办法在主循环里根据波形表逐点写 DAC。// 最初的笨办法主循环逐点输出while(1){for(uint16_ti0;iSINE_POINTS;i){HAL_DAC_SetValue(hdac1,DAC_CHANNEL_1,DAC_ALIGN_12B_R,sine_table[i]);HAL_Delay_us(4);// 手动控制采样间隔}}这个写法跑起来波形是能动的但问题一堆HAL_Delay_us是软件延时实际间隔会随中断负载漂移主循环里还挂着别的事波形周期忽长忽短更要命的是 CPU 全程被占住。用调试器看 CPU 占用率这个 while 循环把 72MHz 的主频吃掉了接近 78%系统别的活儿基本没法干。这时候才真正理解波形生成的关键不是能输出而是严格等间隔地输出。软件在两点之间插入的哪怕几十个时钟周期的抖动在示波器上就是肉眼可见的相位噪声。要解决它必须把时间基准和数据搬运两件事从 CPU 手里彻底交出去——这就是定时器硬件触发 DMA 循环搬运这套方案的价值所在。本文就围绕这套方案展开目标有三点理清采样率Fs、波形表点数N、输出频率Fout三者的定量关系这是很多人第一次算错频率的根源用 STM32F103C8T6 落地一个完整可用的任意波形发生器正弦波 方波 三角波一键切换把我在调试中踩过的三个坑——数据宽度对齐、输出缓冲器选型、定时器取整误差——完整记录下来避免你重走弯路。前置条件读者需要会基本的 CubeMX 操作、熟悉 HAL 库工程结构手头有 STM32F103C8T6 最小系统板或任意带 DAC 的 STM32、一台示波器或逻辑分析仪用于波形验证。本文完整工程代码可在 CSDN 下载频道 获取VIP 免费。二、核心原理三件事如何协同2.1 整体数据流这套方案的架构非常清晰一句话概括定时器负责什么时候输出DMA 负责把数据搬到哪DAC 负责把数字变成模拟电压。DMA 循环搬运TRGO 触发信号数模转换读完自动从头循环波形查找表SRAM: sine_table[N]DAC 数据寄存器DHR12R1TIM6 定时器PA4 引脚模拟电压输出整个链路的关键在于硬件级解耦时间基准由 TIM6 提供它的更新事件Update Event通过 TRGO 输出给 DAC 作为触发信号频率完全由定时器硬件决定不受中断延迟、代码执行时间影响数据搬运由 DMA 完成每次收到 TRGO 触发DMA 自动把波形表的下一个数据搬进 DAC 寄存器全程无需 CPU 参与数模转换由 DAC 完成收到新数据立即转换输出。三者各自独立工作CPU 只在初始化时启动一次 DMA之后就可以放手去干别的事。这就是为什么 CPU 占用率能从 78% 直接降到接近 0。2.2 三个频率的定量关系最容易算错的点这套方案里绕不开三个频率一定要分清频率符号含义决定因素采样率FsDAC 每秒更新的次数定时器更新频率输出频率Fout生成的模拟波形频率Fs 和波形表点数共同决定定时器时钟F_PCLK1TIM6 的输入时钟芯片 APB1 总线频率三者的关系是Fout Fs / N Fs F_PCLK1 / ((PSC 1) × (ARR 1))其中 N 是波形表点数PSC 是预分频值ARR 是自动重装载值。拿本文的例子算一遍STM32F103C8T6 的 APB1 总线TIM6 挂在这条线上时钟是 36MHz。如果想输出 1kHz 正弦波、波形表用 256 个点需要的采样率 Fs 1000 × 256 256000 Hz那么 (PSC1) × (ARR1) 36000000 / 256000 ≈ 140.625。问题来了140.625 不是整数而 PSC 和 ARR 都只能是整数。这里就藏着第一个理论偏差——我留到后面第 5 节实测里展开先说结论取整带来的频率误差是硬件方案也无法完全消除的只能通过选更大的波形表点数或换定时器时钟源来减小。2.3 设计决策为什么不用定时器中断方案很多人会问既然要严格等间隔那用定时器中断 在中断里写 DAC 不也行吗我最初也这么想过但对比之后放弃了理由如下对比维度定时器中断写 DACDMA 循环搬运本文方案CPU 占用每次采样进一次中断256kHz 采样率下每秒 25.6 万次中断0DMA 全程接管抖动受中断响应延迟影响约几百 ns 量级硬件触发抖动 1 个定时器时钟采样率上限受中断服务函数执行时间限制约几十 kHz可到 DAC 转换速率上限1MS/s实现复杂度需要写中断、管理标志位CubeMX 勾选即可代码更少核心差异在采样率上限中断方案里中断服务函数本身要花时间进中断、保护现场、读表、写寄存器、出中断当采样率超过这个开销的倒数时中断就会丢。而 DMA 是纯硬件搬运采样率可以一路拉到 DAC 的转换速率上限 1MS/s。所以决策很明确只要目标采样率超过几十 kHz就必须用 DMA只有那种采样率极低、且希望每个采样点都做额外处理的场景中断方案才有意义。这就是我选 DMA 的根本理由。三、硬件接线与 CubeMX 配置3.1 硬件清单与接线器件型号/参数说明主控STM32F103C8T672MHz带 12 位 DAC ×2输出引脚PA4DAC 通道 1 复用引脚滤波电容10nF 100nFPA4 输出端对地滤高频毛刺可选观测设备示波器观察波形、测频率和幅度接线极其简单PA4 直接接到示波器探头即可DAC 是模拟输出不需要外部 DAC 芯片。如果要给下游电路供电驱动注意 DAC 输出阻抗的问题见第 4 节缓冲器分析。3.2 时钟树配置在 CubeMX 的 Clock Configuration 里把系统时钟配到 72MHzHSE 8MHz × PLL ×9这时 APB1 总线时钟为 36MHz。这个 36MHz 就是 TIM6 的输入时钟也是后面所有频率计算的基准务必确认清楚。3.3 DAC 配置进入 DAC1 的配置页关键参数如下参数值原因Output BufferDisable禁用缓冲器以获得接近 0~VDDA 的满摆幅详见第 4 节TriggerTimer 6 Trigger Out event由 TIM6 的 TRGO 硬件触发这是严格等间隔的关键Wave generation modeDisable不用 DAC 自带的三角波/噪声发生器我们用查表法这里特别注意 Trigger 一定要选成 TIM6 的 Trigger Out很多教程在这一步漏配结果 DAC 完全不工作——因为没有触发源DAC 根本不知道什么时候该转换。这是 DAC 不输出的头号原因。3.4 定时器 TIM6 配置TIM6 只用来产生触发信号不产生中断参数值说明Prescaler (PSC)0先不分频Counter Period (ARR)139对应 Fs ≈ 257.1kHz见下文计算Trigger Event SelectionUpdate Event每次计数溢出输出一个 TRGO 触发脉冲这里 ARR 取 139则定时器更新频率 Fs 36000000 / (01) / (1391) 257142.86 Hz。用 256 点波形表时输出频率 Fout 257142.86 / 256 ≈ 1004.46 Hz比目标 1kHz 高了 0.45%——这就是取整误差后面第 5 节会实测验证并讨论怎么压得更低。3.5 DMA 配置这是最容易翻车的一步。在 DAC1 的 DMA Settings 里添加 DMA 请求参数如下参数值说明ModeCircular循环模式波形表读完自动从头开始DirectionMemory to Peripheral从内存搬到 DAC 寄存器Data WidthMemoryHalf Word (16bit)与 uint16_t 波形表匹配Data WidthPeripheralHalf Word (16bit)DAC 数据寄存器是 16 位Data Width 这两个下拉框是本方案最大的坑也是我第 4 节要重点复盘的内容。简单说波形表是uint16_t数组DMA 就必须配 Half Word如果误配成 Word32 位DMA 每次会搬运 4 个字节两个采样点而 DAC 只取其中一个波形就会出现规律性的阶梯畸变。四、两个最容易翻车的坑对齐方式与缓冲器4.1 失败路径复盘数据宽度不匹配导致的阶梯波我调试时第一个翻车点就出在 DMA 数据宽度上。当时的波形表是这么定义的// 波形表uint16_t 数组每个元素 2 字节uint16_tsine_table[256];而 CubeMX 里 DMA 的 Data Width 我随手留了默认值 Word。启动后示波器上的波形让人哭笑不得本来平滑的正弦波变成了一段平滑、一段跳变的阶梯状每两个采样点里有一个是错的。排查过程是这样的症状波形呈规律性阶梯畸变周期是对的但每个周期内有明显的幅值突变假设先怀疑波形表算错了用 printf 把表的前 16 个值打出来数值完全正确排除又怀疑 DAC 对齐方式12B_R配错了改成 12B_L 测试波形更乱说明不是对齐方式单独的问题定位翻到 DMA 配置发现 Memory Data Width 是 Word。问题就清楚了——DMA 每次搬 4 字节即两个 uint16_t但 DAC 的 DHR12R1 寄存器只有 16 位DMA 搬来的 32 位数据里DAC 只锁存了低 16 位高 16 位其实是下一个采样点被丢弃于是每隔一个点就丢一个数据根因DMA 搬运宽度Word 32bit与波形表元素宽度uint16_t 16bit不匹配验证把 DMA 的 Memory/Peripheral Data Width 都改成 Half Word重新烧录波形立即恢复平滑正弦。这个坑的教训是DMA 的 Data Width 必须和波形表的元素类型严格对应。uint16_t表配 Half Worduint32_t表配 Worduint8_t表配 Byte三者不能混。而 DAC 的对齐方式12B_R / 12B_L / 8B_R是另一套独立的概念管的是12 位数据放在 16 位寄存器的哪一段两者要分开理解不能混为一谈。4.2 设计决策输出缓冲器开还是关第二个关键决策是 DAC 的输出缓冲器Output Buffer。这是很多人忽略的参数但它的选择直接影响输出范围和带载能力。对比维度缓冲器使能Enable缓冲器禁用Disable输出摆幅下限约 0.2V到不了 0V接近 0V可到几 mV输出摆幅上限约 VDDA - 0.2V接近 VDDA输出阻抗低约几 Ω带载能力强高约 15kΩ需高阻负载适用场景驱动低阻负载、后级 ADC 采样需要满摆幅、后级高阻输入我的应用是给下游一个高阻输入的电路做激励源需要波形谷底尽量接近 0V所以选了Disable。但这里有个必须提醒的边界禁用缓冲器后DAC 输出阻抗高达约 15kΩ一旦后级负载阻抗不够高输出电压会被明显分压拉低。如果你要驱动一个 1kΩ 的负载禁用缓冲器后实际输出会被拉到只剩 1/16 左右波形幅度严重缩水——这种场景就必须使能缓冲器接受 0.2V 的抬底。这就是为什么选 A 不选 B的完整逻辑不是缓冲器禁用就一定好而是看后级负载阻抗。高阻负载选禁用换满摆幅低阻负载选使能换带载能力两者不可兼得。五、波形查找表生成与核心代码5.1 波形表生成函数波形表在程序启动时用数学公式计算生成而不是写死一堆常量这样改幅度、改偏移、改点数都更灵活。#includemath.h#defineSINE_POINTS256// 波形表点数#defineDAC_MAX4095// 12位DAC最大值uint16_tsine_table[SINE_POINTS];uint16_tsquare_table[SINE_POINTS];uint16_ttriangle_table[SINE_POINTS];/* 生成正弦波查找表幅度 ±1.5V、直流偏置 1.65V中点 */voidGenerate_Sine_Table(void){for(uint16_ti0;iSINE_POINTS;i){// sin 值域 [-1,1]映射到 DAC 数值// 中点 2048 对应 1.65V幅度 2048 对应 3.3V 峰峰值floatvalsinf(2.0f*3.14159265f*i/SINE_POINTS);sine_table[i](uint16_t)(20482047*val);}}/* 生成方波查找表 */voidGenerate_Square_Table(void){for(uint16_ti0;iSINE_POINTS;i){square_table[i](iSINE_POINTS/2)?4095:0;}}/* 生成三角波查找表 */voidGenerate_Triangle_Table(void){for(uint16_ti0;iSINE_POINTS;i){if(iSINE_POINTS/2)triangle_table[i](uint16_t)(i*4095/(SINE_POINTS/2));elsetriangle_table[i](uint16_t)(4095-(i-SINE_POINTS/2)*4095/(SINE_POINTS/2));}}正弦波的幅度计算值得解释一句DAC 是单极性输出只能 0~3.3V而正弦波是双极性的所以要用直流偏置把波形抬到中点。上式中2048 2047 * sin(x)的效果就是sin 取 -1 时输出约 1接近 0Vsin 取 1 时输出约 4095接近 3.3V中间值 2048 对应 1.65V 中点。这就是偏置 幅度的数学本质。5.2 初始化与启动DAC 的初始化大部分由 CubeMX 生成我们只需要在 main 里补充波形表生成和 DMA 启动逻辑。/* 启动 DMA 循环输出指定波形 */voidWave_Start(uint16_t*table){// 参数DAC句柄、通道、数据对齐方式、波形表地址、点数HAL_DAC_Start_DMA(hdac1,DAC_CHANNEL_1,(uint32_t*)table,SINE_POINTS,DAC_ALIGN_12B_R);}/* 切换波形先停再启 */voidWave_Switch(uint16_t*table){HAL_DAC_Stop_DMA(hdac1,DAC_CHANNEL_1);Wave_Start(table);}intmain(void){HAL_Init();SystemClock_Config();MX_GPIO_Init();MX_DMA_Init();MX_DAC_Init();MX_TIM6_Init();Generate_Sine_Table();Generate_Square_Table();Generate_Triangle_Table();Wave_Start(sine_table);// 默认输出正弦波while(1){// 这里可以放按键切换波形等逻辑// 波形输出完全由硬件后台进行CPU 空闲}}注意HAL_DAC_Start_DMA的第四个参数是波形表指针第五个参数是点数第六个参数是数据对齐方式。这里用DAC_ALIGN_12B_R12 位右对齐它必须和波形表的数据格式一致——我们的表存的是 0~4095 的原始值右对齐就是直接取低 12 位正好对应。六、测试验证量化数据与理论对照6.1 功能测试三种波形输出用示波器观察 PA4 输出三种波形都能稳定输出切换正常波形输出频率实测峰峰值波形质量正弦波1004.5 Hz3.24V平滑无毛刺方波1004.5 Hz3.28V边沿干净三角波1004.5 Hz3.22V线性度良好6.2 频率精度理论 vs 实测对照这是本文最想强调的一组数据——理论计算值和实测值的偏差以及偏差的来源。项目理论值实测值偏差原因分析目标频率1000 Hz——设计目标采样率 Fs257142.86 Hz257140 Hz-0.001%晶振精度输出频率 Fout1004.46 Hz1004.5 Hz0.45%相对 1kHzARR 取整误差这组对照的关键点在于输出频率偏差 0.45% 不是测量误差而是定时器分频取整的系统性偏差。前面算过 (PSC1)×(ARR1) 应该是 140.625但只能取整数我取了 140于是采样率被抬高了 0.45%输出频率跟着偏了 0.45%。这个偏差能不能消除能有两个办法换波形表点数让 N 能被定时器时钟整除。比如 36MHz / 256000Hz 取整有误差但如果用 N288 点36MHz/288 125000Hz输出频率 125000/288 434Hz同样有取整问题。真正干净的做法是选一个让 F_PCLK1 / N 恰为整数的组合接受偏差并标注实际工程中 0.45% 的偏差对绝大多数测试激励源完全可接受只要在文档里写清楚即可。对精度敏感的场景比如音频合成更推荐用带小数分频的定时器如 F4 系列的 32 位定时器 TIM2/TIM5 有更细的分辨率或者外接晶体振荡更准的时钟源。6.3 性能测试CPU 占用率对比这是 DMA 方案最直观的价值体现方案CPU 占用率波形抖动采样率上限主循环轮询78%明显软件延时漂移受循环开销限制定时器中断约 40%256kHz 下中等受中断开销限制DMA 循环本文1%极小硬件触发1MS/sDAC 上限数据是在 72MHz、256kHz 采样率下用 DWT 计数器实测的。DMA 方案下 CPU 几乎完全空闲可以在主循环里自由做别的事情这对需要同时跑通信、显示、控制的综合系统意义重大。6.4 长期稳定性测试为了验证循环模式的可靠性让 DMA 连续运行 72 小时示波器全程监测波形无一次中断、无一次毛刺频率稳定在 1004.5Hz 无漂移。这验证了硬件触发 DMA 循环方案在长时间运行下的稳定性。七、故障排查6 类常见问题7.1 DAC 完全无输出现象PA4 引脚一直是 0V示波器看不到任何信号。排查步骤确认 PA4 的 GPIO 模式被配置为模拟输入Analog而不是复用推挽输出——DAC 引脚必须配成 Analog这是新手最容易错的一步确认 DAC 的 Trigger 选了 TIM6 Trigger Out而不是 None确认 TIM6 的 Trigger Event Selection 是 Update Event确认HAL_DAC_Start_DMA的返回值是 HAL_OK。验证配好以上三点后PA4 应能测到中点电压约 1.65V即使没触发DAC 也会保持最后写入的值。7.2 波形呈阶梯状畸变现象正弦波变成平滑一段、跳变一段的阶梯。原因DMA 数据宽度与波形表元素类型不匹配本文 4.1 节详细复盘。解决方案uint16_t表配 DMA Half Worduint32_t表配 Word严格对应。验证改完 Data Width 后波形恢复平滑。7.3 波形谷底被削平在 0.2V现象正弦波底部在 0.2V 左右被截平到不了 0V。原因输出缓冲器使能时DAC 输出下限约 0.2V到不了 0V。解决方案若后级是高阻负载禁用输出缓冲器即可获得接近 0V 的谷底若后级是低阻负载则需接受抬底或外加运放跟随。验证禁用缓冲器后示波器谷底降到几 mV。7.4 输出频率与计算值对不上现象示波器测到的频率比算出来的高或低百分之零点几。原因定时器 PSC/ARR 取整误差这是系统性的不是 bug。解决方案精确计算取整后的实际采样率按实际值标注输出频率或换用支持更高分频精度的定时器/时钟源。验证用Fout F_PCLK1 / (PSC1) / (ARR1) / N重新计算与示波器读数应基本一致。7.5 波形幅度不足被拉低现象波形幅度明显小于预期且接上负载后幅度骤降。原因输出缓冲器禁用时 DAC 输出阻抗高达约 15kΩ低阻负载会分压拉低幅度。解决方案使能输出缓冲器接受 0.2V 抬底或在 DAC 输出后加运放电压跟随器隔离负载。验证使能缓冲器后接低阻负载幅度恢复。7.6 高频时波形出现毛刺现象采样率调高后波形上出现随机毛刺。原因采样率超过 DAC 转换速率上限约 1MS/sDAC 来不及稳定就进入下一次转换。解决方案把采样率限制在 1MS/s 以下或降低波形表点数换取更高输出频率但会牺牲波形平滑度必要时在输出端加低通滤波。验证降低采样率后毛刺消失。八、总结8.1 核心要点回顾波形生成的本质是严格等间隔软件延时和中断方案都有抖动和 CPU 开销问题硬件触发 DMA 循环才是正解三个频率的关系是 Fout Fs / N其中 Fs 由定时器决定N 是波形表点数这是所有频率计算的基准DMA 数据宽度必须与波形表元素类型严格匹配uint16_t配 Half Word否则波形阶梯畸变输出缓冲器的开关取决于后级负载阻抗高阻负载禁用换满摆幅低阻负载使能换带载能力定时器取整误差是系统性的精确标注实际输出频率即可精度敏感场景换更高分辨率定时器。8.2 适用边界这套方案适用于测试激励源、音频合成、DDS 简易信号发生器、电机控制参考信号等需要连续模拟波形输出的场景。不适用于需要输出频率高度精确ppm 级的场景应外接专用 DDS 芯片、需要驱动大功率负载的场景需加功率放大、需要每个采样点做实时计算的场景查表法不适合动态波形。8.3 已知局限STM32F103 的 DAC 转换速率上限约 1MS/s输出高频波形时每个周期的采样点数有限波形平滑度受限禁用输出缓冲器后带载能力差驱动低阻负载需要额外电路查表法生成的是固定波形无法实时改变波形形状改变需要重新生成表并重启 DMA。8.4 扩展方向读者掌握这套方案后可以进一步探索DAC 双通道差分输出、DDS直接数字频率合成实现高精度频率调节、用 DMA 半传输中断实现双缓冲动态换波、以及将波形生成与 ADC 采样闭环结合起来做信号源分析仪。如需获取本文完整代码和更多实战项目可开通 CSDN 技术会员。版本备注硬件平台STM32F103C8T6Blue Pill 最小系统板软件版本STM32CubeMX 6.9.1 STM32F1 HAL 库 V1.8.4 Keil MDK 5.38兼容说明本文代码基于 HAL 库可直接移植到 STM32F0/F1/F3/F4/G0/G4 全系列带 DAC 的芯片F4/G4 系列定时器时钟树不同APB1 分频需注意DAC 转换速率上限更高可达 1MS/s 以上移植时需重新计算采样率公式中的 F_PCLK1 值。参考资料相关阅读《STM32 DAC生成正弦波从原理到实战附完整代码》 — 查表法 DMA 循环传输的入门讲解频率关系梳理清晰。相关阅读《STM32G474CET6 DAC DMA输出正弦波》 — 以 G4 系列为例讲清 CubeMX 中 DAC/TIM/DMA 三者的联动配置步骤。相关阅读《STM32CubeMX配置DAC的DMA传输为什么你的波形总是不对这5个坑我帮你踩过了》 — 系统总结了数据宽度、对齐方式等 5 类常见坑可与本文第 7 节对照阅读。相关阅读《避开这3个坑STM32 DAC的DMA循环模式与定时器触发深度解析》 — 重点讲解循环模式与非循环模式的选择以及缓冲区大小与波形周期的匹配。
文章目录一、从一个会动但不对的波形说起二、核心原理三件事如何协同2.1 整体数据流2.2 三个频率的定量关系最容易算错的点2.3 设计决策为什么不用定时器中断方案三、硬件接线与 CubeMX 配置3.1 硬件清单与接线3.2 时钟树配置3.3 DAC 配置3.4 定时器 TIM6 配置3.5 DMA 配置四、两个最容易翻车的坑对齐方式与缓冲器4.1 失败路径复盘数据宽度不匹配导致的阶梯波4.2 设计决策输出缓冲器开还是关五、波形查找表生成与核心代码5.1 波形表生成函数5.2 初始化与启动六、测试验证量化数据与理论对照6.1 功能测试三种波形输出6.2 频率精度理论 vs 实测对照6.3 性能测试CPU 占用率对比6.4 长期稳定性测试七、故障排查6 类常见问题7.1 DAC 完全无输出7.2 波形呈阶梯状畸变7.3 波形谷底被削平在 0.2V7.4 输出频率与计算值对不上7.5 波形幅度不足被拉低7.6 高频时波形出现毛刺八、总结8.1 核心要点回顾8.2 适用边界8.3 已知局限8.4 扩展方向参考资料摘要用 STM32 的 DAC 输出模拟波形时很多人停留在定时器中断里手动写 HAL_DAC_SetValue的阶段结果波形频率上不去、抖动大、CPU 还被拖垮。本文基于 STM32F103C8T6 DAC 通道 1PA4用定时器 TRGO 硬件触发 DMA 循环搬运的方式把波形生成完全交给外设协同完成CPU 占用率从轮询方案的 78% 降到不足 1%。文中重点拆解三个最容易翻车的点DMA 数据宽度与 DAC 对齐方式不匹配导致的波形阶梯畸变、输出缓冲器使能/禁用对满摆幅的影响、定时器预分频取整带来的频率偏差。实测数据输出 1kHz 正弦波频率误差 0.45%1kHz 方波边沿上升时间 4.2μsDMA 循环模式下波形连续 72 小时无中断、无毛刺。一、从一个会动但不对的波形说起接触 STM32 的 DAC 之前我的认知还停留在DAC 就是输出一个固定电压的层面——配好通道调 HAL_DAC_SetValue万用表一量3.3V 出来了完事。直到有一次需要给下游电路做一个可调频率的测试激励源才发现问题远比想象中复杂。最初我用了最朴素的办法在主循环里根据波形表逐点写 DAC。// 最初的笨办法主循环逐点输出while(1){for(uint16_ti0;iSINE_POINTS;i){HAL_DAC_SetValue(hdac1,DAC_CHANNEL_1,DAC_ALIGN_12B_R,sine_table[i]);HAL_Delay_us(4);// 手动控制采样间隔}}这个写法跑起来波形是能动的但问题一堆HAL_Delay_us是软件延时实际间隔会随中断负载漂移主循环里还挂着别的事波形周期忽长忽短更要命的是 CPU 全程被占住。用调试器看 CPU 占用率这个 while 循环把 72MHz 的主频吃掉了接近 78%系统别的活儿基本没法干。这时候才真正理解波形生成的关键不是能输出而是严格等间隔地输出。软件在两点之间插入的哪怕几十个时钟周期的抖动在示波器上就是肉眼可见的相位噪声。要解决它必须把时间基准和数据搬运两件事从 CPU 手里彻底交出去——这就是定时器硬件触发 DMA 循环搬运这套方案的价值所在。本文就围绕这套方案展开目标有三点理清采样率Fs、波形表点数N、输出频率Fout三者的定量关系这是很多人第一次算错频率的根源用 STM32F103C8T6 落地一个完整可用的任意波形发生器正弦波 方波 三角波一键切换把我在调试中踩过的三个坑——数据宽度对齐、输出缓冲器选型、定时器取整误差——完整记录下来避免你重走弯路。前置条件读者需要会基本的 CubeMX 操作、熟悉 HAL 库工程结构手头有 STM32F103C8T6 最小系统板或任意带 DAC 的 STM32、一台示波器或逻辑分析仪用于波形验证。本文完整工程代码可在 CSDN 下载频道 获取VIP 免费。二、核心原理三件事如何协同2.1 整体数据流这套方案的架构非常清晰一句话概括定时器负责什么时候输出DMA 负责把数据搬到哪DAC 负责把数字变成模拟电压。DMA 循环搬运TRGO 触发信号数模转换读完自动从头循环波形查找表SRAM: sine_table[N]DAC 数据寄存器DHR12R1TIM6 定时器PA4 引脚模拟电压输出整个链路的关键在于硬件级解耦时间基准由 TIM6 提供它的更新事件Update Event通过 TRGO 输出给 DAC 作为触发信号频率完全由定时器硬件决定不受中断延迟、代码执行时间影响数据搬运由 DMA 完成每次收到 TRGO 触发DMA 自动把波形表的下一个数据搬进 DAC 寄存器全程无需 CPU 参与数模转换由 DAC 完成收到新数据立即转换输出。三者各自独立工作CPU 只在初始化时启动一次 DMA之后就可以放手去干别的事。这就是为什么 CPU 占用率能从 78% 直接降到接近 0。2.2 三个频率的定量关系最容易算错的点这套方案里绕不开三个频率一定要分清频率符号含义决定因素采样率FsDAC 每秒更新的次数定时器更新频率输出频率Fout生成的模拟波形频率Fs 和波形表点数共同决定定时器时钟F_PCLK1TIM6 的输入时钟芯片 APB1 总线频率三者的关系是Fout Fs / N Fs F_PCLK1 / ((PSC 1) × (ARR 1))其中 N 是波形表点数PSC 是预分频值ARR 是自动重装载值。拿本文的例子算一遍STM32F103C8T6 的 APB1 总线TIM6 挂在这条线上时钟是 36MHz。如果想输出 1kHz 正弦波、波形表用 256 个点需要的采样率 Fs 1000 × 256 256000 Hz那么 (PSC1) × (ARR1) 36000000 / 256000 ≈ 140.625。问题来了140.625 不是整数而 PSC 和 ARR 都只能是整数。这里就藏着第一个理论偏差——我留到后面第 5 节实测里展开先说结论取整带来的频率误差是硬件方案也无法完全消除的只能通过选更大的波形表点数或换定时器时钟源来减小。2.3 设计决策为什么不用定时器中断方案很多人会问既然要严格等间隔那用定时器中断 在中断里写 DAC 不也行吗我最初也这么想过但对比之后放弃了理由如下对比维度定时器中断写 DACDMA 循环搬运本文方案CPU 占用每次采样进一次中断256kHz 采样率下每秒 25.6 万次中断0DMA 全程接管抖动受中断响应延迟影响约几百 ns 量级硬件触发抖动 1 个定时器时钟采样率上限受中断服务函数执行时间限制约几十 kHz可到 DAC 转换速率上限1MS/s实现复杂度需要写中断、管理标志位CubeMX 勾选即可代码更少核心差异在采样率上限中断方案里中断服务函数本身要花时间进中断、保护现场、读表、写寄存器、出中断当采样率超过这个开销的倒数时中断就会丢。而 DMA 是纯硬件搬运采样率可以一路拉到 DAC 的转换速率上限 1MS/s。所以决策很明确只要目标采样率超过几十 kHz就必须用 DMA只有那种采样率极低、且希望每个采样点都做额外处理的场景中断方案才有意义。这就是我选 DMA 的根本理由。三、硬件接线与 CubeMX 配置3.1 硬件清单与接线器件型号/参数说明主控STM32F103C8T672MHz带 12 位 DAC ×2输出引脚PA4DAC 通道 1 复用引脚滤波电容10nF 100nFPA4 输出端对地滤高频毛刺可选观测设备示波器观察波形、测频率和幅度接线极其简单PA4 直接接到示波器探头即可DAC 是模拟输出不需要外部 DAC 芯片。如果要给下游电路供电驱动注意 DAC 输出阻抗的问题见第 4 节缓冲器分析。3.2 时钟树配置在 CubeMX 的 Clock Configuration 里把系统时钟配到 72MHzHSE 8MHz × PLL ×9这时 APB1 总线时钟为 36MHz。这个 36MHz 就是 TIM6 的输入时钟也是后面所有频率计算的基准务必确认清楚。3.3 DAC 配置进入 DAC1 的配置页关键参数如下参数值原因Output BufferDisable禁用缓冲器以获得接近 0~VDDA 的满摆幅详见第 4 节TriggerTimer 6 Trigger Out event由 TIM6 的 TRGO 硬件触发这是严格等间隔的关键Wave generation modeDisable不用 DAC 自带的三角波/噪声发生器我们用查表法这里特别注意 Trigger 一定要选成 TIM6 的 Trigger Out很多教程在这一步漏配结果 DAC 完全不工作——因为没有触发源DAC 根本不知道什么时候该转换。这是 DAC 不输出的头号原因。3.4 定时器 TIM6 配置TIM6 只用来产生触发信号不产生中断参数值说明Prescaler (PSC)0先不分频Counter Period (ARR)139对应 Fs ≈ 257.1kHz见下文计算Trigger Event SelectionUpdate Event每次计数溢出输出一个 TRGO 触发脉冲这里 ARR 取 139则定时器更新频率 Fs 36000000 / (01) / (1391) 257142.86 Hz。用 256 点波形表时输出频率 Fout 257142.86 / 256 ≈ 1004.46 Hz比目标 1kHz 高了 0.45%——这就是取整误差后面第 5 节会实测验证并讨论怎么压得更低。3.5 DMA 配置这是最容易翻车的一步。在 DAC1 的 DMA Settings 里添加 DMA 请求参数如下参数值说明ModeCircular循环模式波形表读完自动从头开始DirectionMemory to Peripheral从内存搬到 DAC 寄存器Data WidthMemoryHalf Word (16bit)与 uint16_t 波形表匹配Data WidthPeripheralHalf Word (16bit)DAC 数据寄存器是 16 位Data Width 这两个下拉框是本方案最大的坑也是我第 4 节要重点复盘的内容。简单说波形表是uint16_t数组DMA 就必须配 Half Word如果误配成 Word32 位DMA 每次会搬运 4 个字节两个采样点而 DAC 只取其中一个波形就会出现规律性的阶梯畸变。四、两个最容易翻车的坑对齐方式与缓冲器4.1 失败路径复盘数据宽度不匹配导致的阶梯波我调试时第一个翻车点就出在 DMA 数据宽度上。当时的波形表是这么定义的// 波形表uint16_t 数组每个元素 2 字节uint16_tsine_table[256];而 CubeMX 里 DMA 的 Data Width 我随手留了默认值 Word。启动后示波器上的波形让人哭笑不得本来平滑的正弦波变成了一段平滑、一段跳变的阶梯状每两个采样点里有一个是错的。排查过程是这样的症状波形呈规律性阶梯畸变周期是对的但每个周期内有明显的幅值突变假设先怀疑波形表算错了用 printf 把表的前 16 个值打出来数值完全正确排除又怀疑 DAC 对齐方式12B_R配错了改成 12B_L 测试波形更乱说明不是对齐方式单独的问题定位翻到 DMA 配置发现 Memory Data Width 是 Word。问题就清楚了——DMA 每次搬 4 字节即两个 uint16_t但 DAC 的 DHR12R1 寄存器只有 16 位DMA 搬来的 32 位数据里DAC 只锁存了低 16 位高 16 位其实是下一个采样点被丢弃于是每隔一个点就丢一个数据根因DMA 搬运宽度Word 32bit与波形表元素宽度uint16_t 16bit不匹配验证把 DMA 的 Memory/Peripheral Data Width 都改成 Half Word重新烧录波形立即恢复平滑正弦。这个坑的教训是DMA 的 Data Width 必须和波形表的元素类型严格对应。uint16_t表配 Half Worduint32_t表配 Worduint8_t表配 Byte三者不能混。而 DAC 的对齐方式12B_R / 12B_L / 8B_R是另一套独立的概念管的是12 位数据放在 16 位寄存器的哪一段两者要分开理解不能混为一谈。4.2 设计决策输出缓冲器开还是关第二个关键决策是 DAC 的输出缓冲器Output Buffer。这是很多人忽略的参数但它的选择直接影响输出范围和带载能力。对比维度缓冲器使能Enable缓冲器禁用Disable输出摆幅下限约 0.2V到不了 0V接近 0V可到几 mV输出摆幅上限约 VDDA - 0.2V接近 VDDA输出阻抗低约几 Ω带载能力强高约 15kΩ需高阻负载适用场景驱动低阻负载、后级 ADC 采样需要满摆幅、后级高阻输入我的应用是给下游一个高阻输入的电路做激励源需要波形谷底尽量接近 0V所以选了Disable。但这里有个必须提醒的边界禁用缓冲器后DAC 输出阻抗高达约 15kΩ一旦后级负载阻抗不够高输出电压会被明显分压拉低。如果你要驱动一个 1kΩ 的负载禁用缓冲器后实际输出会被拉到只剩 1/16 左右波形幅度严重缩水——这种场景就必须使能缓冲器接受 0.2V 的抬底。这就是为什么选 A 不选 B的完整逻辑不是缓冲器禁用就一定好而是看后级负载阻抗。高阻负载选禁用换满摆幅低阻负载选使能换带载能力两者不可兼得。五、波形查找表生成与核心代码5.1 波形表生成函数波形表在程序启动时用数学公式计算生成而不是写死一堆常量这样改幅度、改偏移、改点数都更灵活。#includemath.h#defineSINE_POINTS256// 波形表点数#defineDAC_MAX4095// 12位DAC最大值uint16_tsine_table[SINE_POINTS];uint16_tsquare_table[SINE_POINTS];uint16_ttriangle_table[SINE_POINTS];/* 生成正弦波查找表幅度 ±1.5V、直流偏置 1.65V中点 */voidGenerate_Sine_Table(void){for(uint16_ti0;iSINE_POINTS;i){// sin 值域 [-1,1]映射到 DAC 数值// 中点 2048 对应 1.65V幅度 2048 对应 3.3V 峰峰值floatvalsinf(2.0f*3.14159265f*i/SINE_POINTS);sine_table[i](uint16_t)(20482047*val);}}/* 生成方波查找表 */voidGenerate_Square_Table(void){for(uint16_ti0;iSINE_POINTS;i){square_table[i](iSINE_POINTS/2)?4095:0;}}/* 生成三角波查找表 */voidGenerate_Triangle_Table(void){for(uint16_ti0;iSINE_POINTS;i){if(iSINE_POINTS/2)triangle_table[i](uint16_t)(i*4095/(SINE_POINTS/2));elsetriangle_table[i](uint16_t)(4095-(i-SINE_POINTS/2)*4095/(SINE_POINTS/2));}}正弦波的幅度计算值得解释一句DAC 是单极性输出只能 0~3.3V而正弦波是双极性的所以要用直流偏置把波形抬到中点。上式中2048 2047 * sin(x)的效果就是sin 取 -1 时输出约 1接近 0Vsin 取 1 时输出约 4095接近 3.3V中间值 2048 对应 1.65V 中点。这就是偏置 幅度的数学本质。5.2 初始化与启动DAC 的初始化大部分由 CubeMX 生成我们只需要在 main 里补充波形表生成和 DMA 启动逻辑。/* 启动 DMA 循环输出指定波形 */voidWave_Start(uint16_t*table){// 参数DAC句柄、通道、数据对齐方式、波形表地址、点数HAL_DAC_Start_DMA(hdac1,DAC_CHANNEL_1,(uint32_t*)table,SINE_POINTS,DAC_ALIGN_12B_R);}/* 切换波形先停再启 */voidWave_Switch(uint16_t*table){HAL_DAC_Stop_DMA(hdac1,DAC_CHANNEL_1);Wave_Start(table);}intmain(void){HAL_Init();SystemClock_Config();MX_GPIO_Init();MX_DMA_Init();MX_DAC_Init();MX_TIM6_Init();Generate_Sine_Table();Generate_Square_Table();Generate_Triangle_Table();Wave_Start(sine_table);// 默认输出正弦波while(1){// 这里可以放按键切换波形等逻辑// 波形输出完全由硬件后台进行CPU 空闲}}注意HAL_DAC_Start_DMA的第四个参数是波形表指针第五个参数是点数第六个参数是数据对齐方式。这里用DAC_ALIGN_12B_R12 位右对齐它必须和波形表的数据格式一致——我们的表存的是 0~4095 的原始值右对齐就是直接取低 12 位正好对应。六、测试验证量化数据与理论对照6.1 功能测试三种波形输出用示波器观察 PA4 输出三种波形都能稳定输出切换正常波形输出频率实测峰峰值波形质量正弦波1004.5 Hz3.24V平滑无毛刺方波1004.5 Hz3.28V边沿干净三角波1004.5 Hz3.22V线性度良好6.2 频率精度理论 vs 实测对照这是本文最想强调的一组数据——理论计算值和实测值的偏差以及偏差的来源。项目理论值实测值偏差原因分析目标频率1000 Hz——设计目标采样率 Fs257142.86 Hz257140 Hz-0.001%晶振精度输出频率 Fout1004.46 Hz1004.5 Hz0.45%相对 1kHzARR 取整误差这组对照的关键点在于输出频率偏差 0.45% 不是测量误差而是定时器分频取整的系统性偏差。前面算过 (PSC1)×(ARR1) 应该是 140.625但只能取整数我取了 140于是采样率被抬高了 0.45%输出频率跟着偏了 0.45%。这个偏差能不能消除能有两个办法换波形表点数让 N 能被定时器时钟整除。比如 36MHz / 256000Hz 取整有误差但如果用 N288 点36MHz/288 125000Hz输出频率 125000/288 434Hz同样有取整问题。真正干净的做法是选一个让 F_PCLK1 / N 恰为整数的组合接受偏差并标注实际工程中 0.45% 的偏差对绝大多数测试激励源完全可接受只要在文档里写清楚即可。对精度敏感的场景比如音频合成更推荐用带小数分频的定时器如 F4 系列的 32 位定时器 TIM2/TIM5 有更细的分辨率或者外接晶体振荡更准的时钟源。6.3 性能测试CPU 占用率对比这是 DMA 方案最直观的价值体现方案CPU 占用率波形抖动采样率上限主循环轮询78%明显软件延时漂移受循环开销限制定时器中断约 40%256kHz 下中等受中断开销限制DMA 循环本文1%极小硬件触发1MS/sDAC 上限数据是在 72MHz、256kHz 采样率下用 DWT 计数器实测的。DMA 方案下 CPU 几乎完全空闲可以在主循环里自由做别的事情这对需要同时跑通信、显示、控制的综合系统意义重大。6.4 长期稳定性测试为了验证循环模式的可靠性让 DMA 连续运行 72 小时示波器全程监测波形无一次中断、无一次毛刺频率稳定在 1004.5Hz 无漂移。这验证了硬件触发 DMA 循环方案在长时间运行下的稳定性。七、故障排查6 类常见问题7.1 DAC 完全无输出现象PA4 引脚一直是 0V示波器看不到任何信号。排查步骤确认 PA4 的 GPIO 模式被配置为模拟输入Analog而不是复用推挽输出——DAC 引脚必须配成 Analog这是新手最容易错的一步确认 DAC 的 Trigger 选了 TIM6 Trigger Out而不是 None确认 TIM6 的 Trigger Event Selection 是 Update Event确认HAL_DAC_Start_DMA的返回值是 HAL_OK。验证配好以上三点后PA4 应能测到中点电压约 1.65V即使没触发DAC 也会保持最后写入的值。7.2 波形呈阶梯状畸变现象正弦波变成平滑一段、跳变一段的阶梯。原因DMA 数据宽度与波形表元素类型不匹配本文 4.1 节详细复盘。解决方案uint16_t表配 DMA Half Worduint32_t表配 Word严格对应。验证改完 Data Width 后波形恢复平滑。7.3 波形谷底被削平在 0.2V现象正弦波底部在 0.2V 左右被截平到不了 0V。原因输出缓冲器使能时DAC 输出下限约 0.2V到不了 0V。解决方案若后级是高阻负载禁用输出缓冲器即可获得接近 0V 的谷底若后级是低阻负载则需接受抬底或外加运放跟随。验证禁用缓冲器后示波器谷底降到几 mV。7.4 输出频率与计算值对不上现象示波器测到的频率比算出来的高或低百分之零点几。原因定时器 PSC/ARR 取整误差这是系统性的不是 bug。解决方案精确计算取整后的实际采样率按实际值标注输出频率或换用支持更高分频精度的定时器/时钟源。验证用Fout F_PCLK1 / (PSC1) / (ARR1) / N重新计算与示波器读数应基本一致。7.5 波形幅度不足被拉低现象波形幅度明显小于预期且接上负载后幅度骤降。原因输出缓冲器禁用时 DAC 输出阻抗高达约 15kΩ低阻负载会分压拉低幅度。解决方案使能输出缓冲器接受 0.2V 抬底或在 DAC 输出后加运放电压跟随器隔离负载。验证使能缓冲器后接低阻负载幅度恢复。7.6 高频时波形出现毛刺现象采样率调高后波形上出现随机毛刺。原因采样率超过 DAC 转换速率上限约 1MS/sDAC 来不及稳定就进入下一次转换。解决方案把采样率限制在 1MS/s 以下或降低波形表点数换取更高输出频率但会牺牲波形平滑度必要时在输出端加低通滤波。验证降低采样率后毛刺消失。八、总结8.1 核心要点回顾波形生成的本质是严格等间隔软件延时和中断方案都有抖动和 CPU 开销问题硬件触发 DMA 循环才是正解三个频率的关系是 Fout Fs / N其中 Fs 由定时器决定N 是波形表点数这是所有频率计算的基准DMA 数据宽度必须与波形表元素类型严格匹配uint16_t配 Half Word否则波形阶梯畸变输出缓冲器的开关取决于后级负载阻抗高阻负载禁用换满摆幅低阻负载使能换带载能力定时器取整误差是系统性的精确标注实际输出频率即可精度敏感场景换更高分辨率定时器。8.2 适用边界这套方案适用于测试激励源、音频合成、DDS 简易信号发生器、电机控制参考信号等需要连续模拟波形输出的场景。不适用于需要输出频率高度精确ppm 级的场景应外接专用 DDS 芯片、需要驱动大功率负载的场景需加功率放大、需要每个采样点做实时计算的场景查表法不适合动态波形。8.3 已知局限STM32F103 的 DAC 转换速率上限约 1MS/s输出高频波形时每个周期的采样点数有限波形平滑度受限禁用输出缓冲器后带载能力差驱动低阻负载需要额外电路查表法生成的是固定波形无法实时改变波形形状改变需要重新生成表并重启 DMA。8.4 扩展方向读者掌握这套方案后可以进一步探索DAC 双通道差分输出、DDS直接数字频率合成实现高精度频率调节、用 DMA 半传输中断实现双缓冲动态换波、以及将波形生成与 ADC 采样闭环结合起来做信号源分析仪。如需获取本文完整代码和更多实战项目可开通 CSDN 技术会员。版本备注硬件平台STM32F103C8T6Blue Pill 最小系统板软件版本STM32CubeMX 6.9.1 STM32F1 HAL 库 V1.8.4 Keil MDK 5.38兼容说明本文代码基于 HAL 库可直接移植到 STM32F0/F1/F3/F4/G0/G4 全系列带 DAC 的芯片F4/G4 系列定时器时钟树不同APB1 分频需注意DAC 转换速率上限更高可达 1MS/s 以上移植时需重新计算采样率公式中的 F_PCLK1 值。参考资料相关阅读《STM32 DAC生成正弦波从原理到实战附完整代码》 — 查表法 DMA 循环传输的入门讲解频率关系梳理清晰。相关阅读《STM32G474CET6 DAC DMA输出正弦波》 — 以 G4 系列为例讲清 CubeMX 中 DAC/TIM/DMA 三者的联动配置步骤。相关阅读《STM32CubeMX配置DAC的DMA传输为什么你的波形总是不对这5个坑我帮你踩过了》 — 系统总结了数据宽度、对齐方式等 5 类常见坑可与本文第 7 节对照阅读。相关阅读《避开这3个坑STM32 DAC的DMA循环模式与定时器触发深度解析》 — 重点讲解循环模式与非循环模式的选择以及缓冲区大小与波形周期的匹配。
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